【課題】３次元クロスポイント型の不揮発性記憶装置において、従来に比してメモリセルの面積を縮小することができる不揮発性記憶装置を提供する。
【解決手段】メモリセルＭＣ制御用の制御素子に接続される下層配線２５と、複数のワード線ＷＬと複数のビット線ＢＬとの交差位置に配置される複数のメモリセルＭＣを有するメモリセルアレイ層が、下層配線２５が形成された第２の層間絶縁膜３０上に複数積層されたメモリ層ＭＬと、ワード線ＷＬおよびビット線ＢＬと下層配線２５との間を接続するワード線およびビット線コンタクトＷＣ，ＢＣと、ワード線ＷＬおよびビット線ＢＬをワード線およびビット線コンタクトＷＣ，ＢＣと接続する引き出し配線部１５１と、を備え、引き出し配線部１５１は、ワード線ＷＬとビット線ＢＬと同じ最小寸法の配線で構成され、引き出し配線部１５１の上面および両側面でワード線およびビット線コンタクトＷＣ，ＢＣに接する。 （もっと読む）

【課題】磁気抵抗素子への不純物の侵入や応力の負荷を抑制し、低い駆動電力で高精度に作動する半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に位置する磁気抵抗素子ＭＲＤとを備えている。その他、保護層ＩＩＩと、配線ＢＬと、第１上部電極ＵＥＬ１と、第２上部電極ＵＥＬ２とを備えている。保護層ＩＩＩは、磁気抵抗素子ＭＲＤの側面を覆うように配置されている。配線ＢＬは、上記磁気抵抗素子ＭＲＤの上部に位置する。第１上部電極ＵＥＬ１は、上記磁気抵抗素子ＭＲＤ上に、平面視における大きさが磁気抵抗素子ＭＲＤと実質的に同じであるものが配置されている。第２上部電極ＵＥＬ２は、上記第１上部電極ＵＥＬ１上にて、上記第１上部電極ＵＥＬ１と電気的に接続されており、平面視における大きさが第１上部電極ＵＥＬ１より大きい。 （もっと読む）

【課題】本発明は半導体素子の製造方法を提供すること。
【解決手段】基板上に下地膜を形成する。前記下地膜上に犠牲膜を形成する。前記犠牲膜をパターニングして前記下地膜の所定領域を露出させる開口部を形成する。前記開口部内にマスク膜を形成する。前記マスク膜の一部または全部を酸化させて酸化物マスクを形成する。前記犠牲膜を除去する。前記酸化物マスクをエッチングマスクとして用いて前記下地膜をエッチングして下地膜パターンを形成する。 （もっと読む）

直接接触を用いた磁気トンネル接合（ＭＴＪ）は、より低い抵抗、改善された生産量、及び、より単純な製造を有して製造される。より低い抵抗は、ＭＴＪの読み取り方法及び書き込み方法の両方を改善する。ＭＴＪ層（１２６）は、下部電極（１２４）上に堆積され、下部金属（１２２）に位置合わせされる。エッチング停止層（３０２）は、下部金属を囲う絶縁体のオーバーエッチングを防止するために下部金属に隣接して堆積され得る。下部電極は、実質的に平坦な表面を提供するためにＭＴＪ層の堆積前に平坦化される。さらに、下層（２０２）は、ＭＴＪの所望の特性を促進するためにＭＴＪ層の前に下部電極上に堆積され得る。
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【課題】磁気素子を備えた半導体装置の製造で、磁気素子のダメージを抑止し、下部電極膜の加工に灰化処理を用いないことで下層に存する導電部材の酸化を防止する。
【解決手段】半導体基板１０上で、上部電極膜４３上に形成したレジストマスク４４で上部電極膜４３をエッチングして上部電極４３ａとし、上部電極４３ａをマスクとしてＭＴＪ膜４２をエッチングしてＭＴＪ４２ａとし、上部電極４３ａ及びＭＴＪ４２ａを覆う保護膜４５ａを形成し、上部電極４３ａ及びＭＴＪ４２ａを保護膜４５ａを介して覆うように、保護膜４５ａ上にレジスト４６を形成し、レジストマスク４６で保護膜４５ａをエッチングし、保護膜４５ａをマスクとして下部電極膜４１エッチングして下部電極４１ａとし、上部電極４３ａ、ＭＴＪ４２ａ及び下部電極４１ａを覆うように保護膜４５ｂを形成して、保護膜４５ｂ上に層間絶縁膜４７を形成する。 （もっと読む）

【課題】磁気抵抗素子における磁場の漏洩をより抑制し、性能をより向上することが可能な半導体装置を提供する。
【解決手段】半導体基板は主表面を有する。磁気抵抗素子３２は半導体基板の上記主表面上に位置する。配線４３は上記磁気抵抗素子３２上に位置する。バリア層４１ａ、４１０は上記配線４３の側面および上面を連続するように覆うように配置される。クラッド層４１ｃ、４１ｄは上記バリア層４１ａ、４１０の、配線４３に対向する表面と反対側の表面を連続して覆うように配置される。上記磁気抵抗素子３２と上記配線４３と上記バリア層４１ａ、４１０と上記クラッド層４１ｃ、４１ｄとを含むメモリユニットが複数形成される。複数の上記メモリユニットが配線４３の延在する方向に交差する方向に並列しており、複数のメモリユニット間でクラッド層４１ｃ、４１ｄが分離されている。 （もっと読む）

【課題】磁気抵抗素子における磁場の漏洩をより抑制し、性能をより向上することが可能な半導体装置を提供する。
【解決手段】下部電極３１は、半導体基板１００の主表面上に形成される。磁気抵抗素子３２は、固定層３５と、トンネル絶縁膜３８と、自由層３７とを含む。上部電極４４は、自由層３７のトンネル絶縁膜３８と対向する一方の主表面と反対側に位置する他方の主表面上に配置される。磁気抵抗素子３２を構成する固定層３５は、下部電極３１の一方の主表面上に配置された、磁化の方向が一定である層である。自由層３７は、トンネル絶縁膜３８の、固定層３５と対向する一方の主表面と反対側に位置する他方の主表面上に配置された、磁化の方向が可変である層である。上記下部電極３１、固定層３５、トンネル絶縁膜３８、自由層３７、上部電極４４の積層方向に交差する方向において、上部電極４４の幅は、下部電極３１および固定層３５の幅よりも小さい。 （もっと読む）

磁気トンネル接合（ＭＴＪ）デバイス及び製造方法が開示される。特定の実施形態では、底部電極（１１０、７０２）の上方に磁気トンネル接合構造（２０２）を形成することを含む方法が開示される。また、本方法は、磁気トンネル接合構造の上方及びこれに隣接する拡散障壁層（３０２、４０２）を形成することも含む。本方法は、拡散障壁層をエッチングバックして、磁気トンネル接合構造の上方の拡散障壁層を除去することを更に含む。また、本方法は、磁気トンネル接合構造の頂部 を導電層（６０４、７０４）に接続することも含む。
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電子デバイス製造プロセスは、下部電極層を堆積する段階を含む。次いで、電子デバイスが下部電極層上に製造される。下部電極層をパターニングする段階は電子デバイスを製造する段階後に、上部電極をパターニングする段階とは個別のプロセスで実施される。第１誘電体層は次いで、電子デバイスおよび下部電極層上に堆積され、上部電極層がそれに続く。上部電極は次いで、下部電極とは別のプロセスでパターン化される。上部および下部電極の別々のパターニングにより、電子デバイス間の誘電体材料におけるボイドが減少することによって収率が向上する。その製造プロセスが適切な１つの電子デバイスが、磁気トンネル接合（MTJ）である。
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【課題】容易に抵抗を調節することができ、高集積化が可能な導電構造物を含む半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板上に配置され、基板の導電領域を露出させる開口部を含む絶縁膜と、開口部内に配置されるバリア膜パターンと、バリア膜パターン上に配置され、開口部の外部に延長される酸化された部分及び開口部内に位置する酸化されなかった部分を含む導電パターンと、を具備し、導電パターンの幅がバリア膜パターンの厚さによって決定される。 （もっと読む）

【課題】書き換え特性の劣化が抑制される半導体装置を提供する。
【解決手段】メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。ディジット線３とビット線３２は、配線本体となる銅膜３ｂ、３１ａにクラッド層３ａ、３６ａを被覆した配線構造とされる。磁気抵抗素子１８の一端側は、非磁性材料から形成されたトップヴィア２５ａを介してビット線３２に電気的に接続されている。 （もっと読む）

【課題】選択された磁気抵抗素子に書き込み動作等を行う際に、非選択の磁気抵抗素子の誤動作の抑制が図られた半導体装置およびこの半導体装置の製造方法を提供する。
【解決手段】 半導体装置は、磁化の向きが可変とされた磁化自由層を含み、引出配線上に形成された磁気記憶素子と、磁気記憶素子の下方に位置し、第１方向に向けて延び、発生する磁界により磁化自由層の磁化状態を変化させることが可能なディジット線５０とを備え、ディジット線５０は、配線本体部５１と、配線本体部５１の底面および側面を覆うように設けられ、上方に向けて開口するクラッド層５２とを含み、クラッド層５２は、配線本体部５１の側面を覆うように形成された側壁部５２ｂと、配線本体部５１の底面を覆うように形成された底壁部５２ａとを含み、側壁部５２ｂの厚さＷ１は、底壁部５２ａの厚さＷ２よりも厚く形成される。 （もっと読む）

【課題】磁気抵抗素子の短絡不良等が軽減される半導体装置と、その製造方法とを提供する。
【解決手段】メモリセルが形成される層間絶縁膜３３において、磁気抵抗素子５１が形成されるメモリセル領域Ｍに位置する層間絶縁膜３３の部分の上面の位置が、周辺領域Ｐに位置する層間絶縁膜３３の部分の上面の位置よりも低く形成されている。磁気抵抗素子５１を覆うように、層間絶縁膜４０が形成されている。その層間絶縁膜４０に、磁気抵抗素子に電気的に接続されるビット線４１が形成されている。磁気抵抗素子５１の直下にディジット線３１が形成されている。 （もっと読む）

【課題】特性の向上、製造コストの低減を可能とする磁気抵抗メモリを提供する。
【解決手段】本発明の例に関わる磁気抵抗メモリは、半導体基板３０上に設けられる選択トランジスタ２と、選択トランジスタ２の拡散層２３，２４上にそれぞれ設けられるコンタクトプラグ５０Ａ，５０Ｂと、コンタクトプラグ５０Ａに電気的に接続される下部電極１０と、下部電極１０上に設けられる磁気抵抗効果素子１と、磁気抵抗効果素子１上に設けられる上部電極１９と、を具備し、下部電極１０は、その底面の寸法が上面の寸法より長いテーパー状の断面形状を有し、下部電極１０の一端が、コンタクトプラグ５０Ａ上面に接触し、磁気抵抗効果素子１は、コンタクトプラグ５０Ａの直上から半導体基板表面に対して平行方向にずれた位置に設けられている。 （もっと読む）

【課題】スピン注入型磁性記憶素子からなる記憶素子アレイを製造するに当たり、隣接する記憶素子であるＴＭＲ膜間の距離を縮めることで、記憶素子の面積を低減できる製造プロセスおよび構造を提供する。
【解決手段】加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２間の距離をＬ１とし、側壁スペーサＳＷＬ、ＳＷＲとなる酸化シリコン膜の膜厚をＴＳＷとし、製造プロセスにおける最小加工寸法を１Ｆとした際に、Ｌ１＞ＴＳＷ×２、かつＬ１−２×ＴＳＷ＜１Ｆとなるように各寸法を設計する。この条件下で加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２および側壁スペーサＳＷＬ、ＳＷＲをマスクとしてＴＭＲ膜を異方的にドライエッチングしてＴＭＲ膜を分断し、ＴＭＲ膜に寸法１Ｆ未満の隙間ＳＰＣを形成する。 （もっと読む）

【課題】コンタクトホールを、タングステンにより、前記構造の還元を抑制しながら充填する電子装置の製造方法の提供。
【解決手段】上部電極１２Ｃを露出するコンタクトホール１４Ａを形成する工程と、コンタクトホールの底面および側壁面を導電性バリア膜１５で覆う工程と、シランガスを第１のキャリアガスとともに供給し、導電性バリア膜をシランガスに曝露する初期化工程と、タングステンの原料ガスをシランガスおよび第２のキャリアガスとともに供給し、コンタクトホールの底面および側壁面にタングステン膜を堆積させる工程と、タングステンの原料ガスを水素ガスとともに供給し、タングステン膜上にさらにタングステン膜を堆積し、前記コンタクトホールを少なくとも部分的に充填するタングステン充填工程とを含み、第１および第２のキャリアガスの各々は不活性ガスよりなり、水素ガスを含まないか、水素ガスをシランガス流量の二倍以下の流量で含む。 （もっと読む）

【課題】製造プロセス中に磁性体膜の材料の拡散を防止しながら、高い磁気シールド効果を有するヘテロ構造磁気シールドを備えた半導体装置を提供する。
【解決手段】半導体装置１０は、半導体基板２０、半導体基板２０の主面上に形成され、かつ多層配線層１１Ｂを含む半導体素子１２、および半導体素子１２を被覆するヘテロ構造磁気シールド１７０を含む。ヘテロ構造磁気シールド１７０は、第一の磁気シールド積層構造１６Ａと磁気シールド積層構造１６Ａを覆う第二の磁気シールド積層構造１６Ｂを含む。第一および第二の磁気シールド積層構造１６Ａおよび１６Ｂは、いずれも、半導体素子１２を被覆する磁性体からなる磁気シールド膜および半導体素子１２と磁気シールド膜との間に介在し磁性体の拡散を防止するバッファ膜とを有する。 （もっと読む）

本発明の具体例にかかる方法は、磁性層（４１）と、下部導電性電極（４３）と、その反対側で磁性層サブスタックを電気的に接続する上部導電性電極（４４）とを含む磁性層サブスタックを含む磁気スタックを形成する工程と、磁気スタックの上に犠牲柱（４６）を形成する工程であって、犠牲柱（４６）は上に横たわる第２の犠牲材料（４５）に対するアンダーカットと、磁気スタックに向かって断面寸法が大きくなる傾斜フットを有する工程と、犠牲柱を磁気スタックのパターニングのために使用する工程と、犠牲柱（４６）の周囲に絶縁層（７０）を堆積する工程と、犠牲柱を選択的に除去し、これによりパターニングされた磁気スタックに向かってコンタクトホール（８０）を形成する工程と、コンタクトホールを電気的な導電性材料（８１）で埋める工程とを含む。
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磁気トンネル接合（ＭＴＪ）デバイスおよび製作方法が、開示される。特定の実施形態では、底部キャップ層および垂直軸を有する底部金属充填トレンチを含む構造体上に磁気トンネル接合（ＭＴＪ）デバイスを形成するステップを含む方法が、開示され、磁気トンネル接合デバイスは、底部電極、磁気トンネル接合層、磁気トンネル接合シール層、上部電極、およびロジックキャップ層を含み、磁気トンネル接合デバイスは、垂直軸からオフセットしているＭＴＪ軸を有する。
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