【課題】 複雑な診断技法においても、安全制御の信頼性を損なうことなく、本来の制御タスクの充分な処理能力とを両立させたコントローラを提供する。
【解決手段】 主プロセッサ１０から独立して、メモリ２０のうち主プロセッサの実行中の制御タスク２２ａで使用しない非アクティブ領域２６を診断許可領域とする診断領域割当て手段３１と、この診断領域割当て手段によって割当てられた診断許可領域に対し、主プロセッサから独立して、所定のシーケンスによる診断を実行する診断実行手段３２とを備え、この診断実行手段による各診断サイクルにおいて、診断許可領域から切分けた診断対象領域を選択し、診断を実行する。 （もっと読む）

【課題】 半導体装置に備えられたメモリインターフェイスにおいて、レイテンシの制約を満たすタイミング試験を容易に実施可能な技術を提供する。
【解決手段】 半導体装置１０の備えるメモリインターフェイス１１は、接続されるメモリ（DDR-SDRAM）を動作させるためのクロック信号（MCLK）を出力するクロック出力端子１２と、メモリの状態を制御するためのコマンド信号を出力するコマンド端子１３と、メモリとデータ信号（DQ）を授受するデータ端子１４と、データ（DQ）を確定させるデータ・ストローブ信号（DQS）を授受するデータ・ストローブ端子１５とを含む。半導体装置１０は、コマンド信号とは別に、予めメモリインターフェイス１１の試験を開始させる信号（TEST）を出力するテスト端子１６を備える。 （もっと読む）

【課題】データと該データをサンプリングするためのストローブ信号の位相関係が入力と出力で異なるインタフェースにおいて、ループバック試験を可能とする。
【解決手段】入力側の位相シフト３０とサンプリング回路４０をテストするために、出力側の位相シフト回路２０においてＤＱとＤＱＳの位相をそろえて出力し、ＤＱＳは位相シフト回路３０で９０度シフトされ、サンプリング回路４０でＤＱがサンプルされる。出力側機能をテストするために、入力側のＤＱＳの位相シフトしないように位相シフト回路３０を制御し、出力側の位相シフト回路２０は、データサンプリングクロックの位相シフトを９０度に設定し、ＤＱＳの位相シフトは１８０度固定とし、サンプリング回路４０は、ループバックされたＤＱを９０度位相をシフトされたＤＱＳでサンプルする。 （もっと読む）

【課題】高速シリアル転送試験のテストコストの増大を抑止する。
【解決手段】チャネル毎に、シリアルパラレル変換回路と、フレーム同期回路と、スキュー補正回路と、パラレルシリアル変換回路と、セレクタと、出力バッファを備え、複数チャネルに共通に、同期調整用フレーム、スタートデリミタ、同期確認用フレーム、エンドデリミタを含むパラレルデータを生成する同期パタン発生器と、割り込みイネーブル信号と割り込みフレームを生成する割り込みパタン発生器と、フレーム同期されたパラレルデータから、スタートデリミタを検出すると検出フラグを割り込みパタン発生器に出力するパタンモニタと、スルーデータと割り込みデータをマージしたパタンを期待値パタンと比較するパタンモニタを備え、チップＡ、Ｂを２つ対向配置してテストを行う。 （もっと読む）

万一のメモリエラーにかかわらず、データ処理システムの可用性を改良するために、メモリセルからデータワードを読み出す場合に（Ｓ０）、冗長な付加情報を用いてデータワードのインテグリティが検査され；データワードが歪曲されたことが証明された場合に、エラー処理プロシージャが実施され、その中でメモリセルの機能能力が検査されて（Ｓ１−Ｓ３）、メモリセルが機能し得ると判断された場合に、その内容が（Ｓ７、Ｓ１１）復元される。 （もっと読む）

【課題】 データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、不揮発性メモリの検査のために必要となるメモリ領域をあまり大きくせずに、効率的で間違いのない検査を可能とする。
【解決手段】 この半導体集積回路は、２次元アレイ状に配置された複数のメモリセルと、複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、選択回路によって選択された少なくとも１つのメモリセルに対して、少なくとも１つのビットラインを介してデータを書き込み、又は、データを読み出す書込み／読出し回路とを具備し、複数のメモリセルによって構成されるメモリ領域が、ユーザがデータを格納するために使用するユーザ使用領域６０１と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を含む検査情報を格納した検査情報領域６０２とを含む。 （もっと読む）

【課題】 検査対象アドレスのデータとＥＣＣデータだけについて全データパターンを設定できプログラムによる有効なＥＣＣ機能検査を実行する。
【解決手段】 データ反転回路15は、ＣＰＵ18により検査対象アドレスとデータ部13への書込みデータのビット毎に反転を指定できるビット反転データとが設定されると記憶する。データ反転回路16はＣＰＵにより検査対象アドレスとＥＣＣ部14への書込みデータによりＥＣＣ生成回路12が生成した書込みＥＣＣデータのビット毎に反転を指定できるＥＣＣビット反転データとが設定されると記憶する。また、データ反転回路とデータ反転回路は、ＣＰＵからメモリ17へのアクセスアドレスを検査アドレスと比較する機能を有する。 （もっと読む）

【課題】メモリモジュール及びそのテスト方法を提供する。
【解決手段】メモリモジュールは、複数のメモリ、及びＮ個の入力チャンネルを介して外部から印加されるテスト信号を複数のメモリに印加し、印加されたテスト信号に応答して、複数のメモリから出力される複数の出力データをＭ個のグループに分けた後、外部から入力される出力グループ選択信号によって前記Ｍ個のグループのうち、少なくともいずれか一つを選択して、Ｋ個の出力チャンネルを介して出力するハブで構成される。従って、透過モードを利用したテスト時に外部の出力グループ選択信号を利用して出力されるＤＱグループをＯｎ−ｔｈｅ−Ｆｌｙ形式で選択することができる。 （もっと読む）

【課題】
パリティチェックを行うデバイスにおいて、更新されるべきデータが更新されていない場合に、その未更新のデータをエラーとして検出する技術を提供する。
【解決手段】
ＣＰＵ（４）に読み込ませるデータ（２１）にパリティビット（２２）を付加してパリティビット付データ（２３）を生成するパリティビット付加回路（５）と、前記パリティビット付データ（２３）を保持するレジスタ（６）と、前記レジスタ（６）から読み出した前記パリティビット付データ（２３）のパリティチェックを実行するパリティチェック回路（７）と、前記パリティチェックの実行完了に応答して前記パリティビット付データ（２３）の前記パリティビット（２２）を反転した反転ビット（２４）を生成し、前記レジスタの前記パリティビット（２２）を前記反転ビット（２４）に更新するパリティビット反転回路（８）とを具備する半導体回路を構成する。 （もっと読む）

【課題】 不揮発性記憶装置の書込み消去によってデータ処理のリアルタイム性を損なわず、不揮発性記憶装置に対する特性評価などを詳細に行うことを可能にする。
【解決手段】 半導体集積回路（１）は、書込み及び消去可能な不揮発性メモリモジュール（４，５）とＣＰＵ（２）とを有する。不揮発性メモリモジュールはローカルＣＰＵ（１２）を備える。不揮発性メモリモジュールに対する書込み及び消去制御をＣＰＵの逐次命令実行によって可能にする第１動作モードと、ＣＰＵから発行されたコマンドに応答するローカルＣＰＵの逐次命令実行によって書込み及び消去制御を可能にする第２動作モードとを有する。不揮発性メモリモジュールに対する書込み及び消去をその制御プログラムに従って実行するから、試作評価、実動作の双方において柔軟な制御が可能になる。ローカルＣＰＵの処理中にＣＰＵはその他の処理を実行可能であり、リアルタイム性の維持が可能になる。 （もっと読む）

【課題】 メモリカード等の外部メモリデバイスへのアクセスＩＦ（インタフェース）ドライバ開発において、ドライバのエラーに対する堅牢性及び信頼性を向上させるためのサポートを容易に行う。
【解決手段】 対象の外部メモリデバイスへのアクセスが行われた場合に、アクセス時の外部メモリデバイスのステートに基づき、外部メモリデバイスの仕様上、発生可能性のあるエラーを特定し、そのエラーを強制的に発生させるという単純な仕組みで、エラーのエミュレートを実現する。このエラーエミュレートを網羅的に行い、それらを正常にハンドリングすることで、あらゆる状況で発生するエラーを正確にハンドリング可能となり、ドライバの信頼性、及び完成度を容易に向上することができる。また、テストの項目の実施成功／失敗、及び未実施等の情報を、メモリ領域から取得可能とすることで、デバッグサポートを行い、開発効率を向上する。 （もっと読む）

【課題】ある与えられたメモリ素子の欠陥ロウまたはカラムを、別のメモリ素
子の正常動作ロウまたはカラムと置換することを可能にするメモリ素子およびそ
れに対応づけられたシステムアーキテクチャを提供する。
【解決手段】メモリセルアレイを有する第１のメモリユニット２０１と、いく
つかの冗長セルを含むメモリセルアレイを有する第２のメモリユニット２０１と
、を備えたメモリシステム２００である。第１のメモリユニット２０１のアレイ
における欠陥セルに対応するアドレスを第２のメモリユニット２０１へと切り替
えて、冗長セルの中から選択されたあるセルへとアクセスするためのクロスバー
スイッチ２０２が設けられる。 （もっと読む）

【課題】 ＣＰＵとメモリを備えた装置で、ＣＰＵとメモリとでデータを伝送するデータバスの駆動周波数が高速になった場合にも、メモリの異常を高精度で検知可能なメモリ診断方法及びメモリ診断プログラムを提供すること。
【解決手段】 データバス２、５、６、７の異常診断を診断用データを用いて行う際に、診断用データの作成を乱数を用いた統計処理によりＣＰＵ１でおこなう。 （もっと読む）

【課題】 チップ面積の増大をもたらすことなく、且つ、大きなデータベースを用いることなく、個々の半導体チップにウェハ上の位置情報などのチップ情報を持たせる。
【解決手段】 欠陥アドレスａ，ｂ，ｃを有するワード線ＷＬ_ａ，ＷＬ_ｂ，ＷＬ_ｃを冗長ワード線ＷＬＲ_１〜ＷＬＲ_３に置換する際、ワード線ＷＬ_ａ，ＷＬ_ｂ，ＷＬ_ｃと冗長ワード線ＷＬＲ_１〜ＷＬＲ_３との対応関係、すなわち置換方法に情報を持たせる。これにより、チップ面積を全く増大させることなく、且つ、大きなデータベースを用いることなく、ロット番号、ロット内のウェハ番号、ウェハ内の位置などの情報をチップに保持させることができる。 （もっと読む）

【課題】ＣＰＵの診断処理のための負荷処理を軽減し、高速診断を可能にしたメモリ診断方法及びこの機能を具備した信頼性の高い高性能な電動パワーステアリング装置の制御装置を提供する。
【解決手段】ＣＰＵの作業領域となるメモリの故障若しくは異常を診断するメモリ診断方法において、診断処理のための複数のレジスタを用意し、前記メモリの内容を転送されたレジスタのデータをビット反転演算してテストデータを生成し、前記テストデータを前記メモリ及びレジスタの間を相互に転送して後、前記複数レジスタの内容の一致、不一致によって前記メモリの故障若しくは異常を診断すると共に、かかるメモリ診断機能を電動パワーステアリング装置に搭載する。 （もっと読む）

【課題】 ベリフィケーションの時間を抑制可能なフラッシュメモリの制御方法、メモリコントローラ及び当該メモリコントローラを備えるフラッシュメモリシステムを提供することを目的とする。
【解決手段】 ホストシステム４からの命令に応答してフラッシュメモリ２へデータを書き込むとともに、チェックサムの期待値を算出する。そして、フラッシュメモリ２へ書き込んだデータをフラッシュメモリ２から読み出すとともに、チェックサム値を算出する。その後、データを書き込む際に算出されたチェックサムの期待値と、データを読み出す際に算出されたチェックサム値とを照合し、データが正しく書き込まれたか否かを判定する。 （もっと読む）

転置状態パターンを利用するメモリ装置および方法。メモリ・エージェントは転置状態パターンを発生させることのできるパターン発生器を含みうる。システムは、同一のリンク上でデータおよび転置状態パターンを送信する第一および第二のメモリ・エージェントを含みうる。
（もっと読む）

【課題】 半導体記憶装置及び半導体記憶装置を有する電子機器のアドレス、データバス、システムバスの検証に乱数で作成したアドレス、データを使用することで、クロストーク、ノイズの影響によるデータ化けを精度よく検出する。
【解決手段】 半導体記憶装置Ａー１、Ａー２、Ａ―ＸＸＸ，Ｂ−１、Ｂ−２、Ｂ―ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸに擬似乱数発生器２で書込まれた乱数アドレスのデータを書込むと共に半導体記憶装置Ａー１、Ａー２、Ａ―ＸＸＸ，Ｂ−１、Ｂ−２、Ｂ―ＸＸＸ，Ｘ−１、Ｘ−２、Ｘ−ＸＸＸに書き込まれた乱数アドレスのデータを読出し、書込みデータと読出しデータは比較手段を介して比較することで特定のビット配列で生ずる機能障害を検出する半導体記憶装置及び半導体記憶装置機能検査方法並びに半導体記憶装置を有する電子機器を提供する。 （もっと読む）

【課題】 メモリモジュールに搭載されたメモリの不良救済をコンピュータシステム上で実行する。
【解決手段】 コンピュータシステム１は、ＣＰＵ２と、不良救済が可能であるように構成されたメモリ１１が搭載されたメモリモジュール３とを備えている。ＣＰＵ２は、二次キャッシュ２ｂを備えている。メモリ１１の不良救済の実行が指示されると、救済プログラム１５がＣＰＵ２の二次キャッシュ２ｂにロードされる。ＣＰＵ２は、二次キャッシュ２ｂにロードされた救済プログラム１５を実行して、メモリ１１の不良救済を行う。 （もっと読む）

【課題】 単一の端子から入力したプログラムコードを複数のＢＩＳＴ（組み込み自己テスト）回路へ並列に供給する。
【解決手段】 互いに異なる仕様を持つ複数のメモリブロック１１〜１４の各々に対応して複数のＢＩＳＴ回路２１〜２４を設ける。スキャンチェーン３０を構成するように複数のレジスタ３１〜３４を互いに連結し、外部から共通プログラム端子ＰＲＯＧＡを介してシリアルに与えられたプログラムコードをスキャンチェーン３０に入力し、各レジスタ３１〜３４に設定されたプログラムコードを対応するＢＩＳＴ回路２１〜２４へ供給する。 （もっと読む）