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Fターム[5B018GA03]の内容

記憶装置の信頼性向上技術 (13,264) | 目的 (2,614) | 試験、診断、検査 (262)

Fターム[5B018GA03]に分類される特許

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【課題】ファイルサービス提供に必要なメモリ容量のみをシステムブート時のメモリテスト対象とすることによって、メモリテスト時間を最少化し、ファイルサーバのシステムブート時間を短縮する。
【解決手段】ホスト計算機にファイルサービスを提供するファイルサーバであって、前記ファイルサービスを提供するために必要な前記メモリの記憶領域の容量を計算し、前記計算された容量の記憶領域をテストする第1メモリチェックを実行し、前記第1メモリチェックが完了した後、前記メモリの残りの記憶領域をテストする第2メモリチェックを実行し、前記第1メモリチェックが完了した後、前記第2メモリチェックが完了する前に、前記ファイルサービスの提供を開始する。 (もっと読む)


【課題】キャッシュ・ディレクトリ内の実ページ番号ビットのテストを提供する。
【解決手段】テスト対象のキャッシュに関連付けられたキャッシュ・ディレクトリの実ページ番号ビットをテストするために、当該キャッシュの仕様が検索される。キャッシュ・ディレクトリの実ページ番号アドレス内のある範囲が、キャッシュの仕様を使用してページ割り当てを行うために特定される。テスト対象の実ページ番号ビットの部分を特定するランダム値xが生成される。テスト対象のキャッシュの部分内の合同クラスのセットから第1の合同クラスを特定する第1のランダム値yが生成される。第1の合同クラスが所定の回数割り当てられなかったことに応じて、第1の合同クラスについてのメモリの1ページ分のサイズが割り当てられ、第1の割り当て値が1の値で増分される。 (もっと読む)


【課題】エラーを特定することができるメモリシステムを提供すること。
【解決手段】本発明のメモリシステムによれば、ライト時において、ライトデータをループバックし、そのライトデータがエラーである場合、そのエラーは、第1処理部(51〜53)、第2処理部(56〜58)と入出力部(60)間で発生している。これにより、第1処理部(51〜53)、第2処理部(56〜58)と入出力部(60)間で発生するエラーであるのか、メモリ(8)で発生するエラーであるのかを特定することができる。 (もっと読む)


【課題】メモリテスト専用領域を設けずに、かつ、コンピュータシステム稼働中にメモリテストを実行することが可能なメモリテスト回路を提供する。
【解決手段】メモリテストの対象であるテスト対象メモリ領域11cを有し、アレイテスト回路20から出力される第1のテストパターンをテスト対象メモリ領域11cに書き込むメモリアレイ部11と、テスト対象メモリ領域11cに記録されているデータの退避先となるリダンダントアレイ部12と、退避領域アドレス情報及び、第1のテストパターンをメモリアレイ部11に出力し、メモリアレイ部11に書き込まれた後、メモリアレイ部11から出力される第2のテストパターンとを比較するアレイテスト回路20と、メモリテスト開始信号をアレイテスト回路20に出力する演算回路30からなることを特徴とする。 (もっと読む)


【課題】電子制御装置において、診断結果のうち、ユーザによる使用開始前の不要な診断結果だけが書換可能不揮発性メモリに記憶されないようにすることを、確実に実現する。
【解決手段】車両に組み付けられる電子制御装置は、センサやスイッチ等からの信号に基づいて、その信号に関係する箇所に異常がないか否かを判断する診断処理を行い(S110)、異常と判断すると、その異常を示す診断結果であるDTCを、EEPROM内の記憶許可フラグがオンならば(S140:YES)、EEPROMへ記憶するようになっている(S150)。そして、記憶許可フラグは、車両が特定エリアを出たことを検知したなら、初期値のオフからオンに書き換えるようになっている。 (もっと読む)


【課題】ゲートウェイ装置のイニシャル処理におけるメモリ領域であるROMチェック時間を短縮して、正常時にゲートウェイ装置を短時間で立ち上げる。
【解決手段】少なくとも1つのECUが接続する複数の通信ラインに接続し、各ライン間のデータの中継を行うゲートウェイ装置の、動作プログラムが格納されたROMを、データの中継機能部分とその他の部分に分割しておき、ゲートウェイ装置の初回のROMチェック時に、中継機能部分のチェックを行って正常時には直ちにゲートウェイ装置に中継動作を開始させ、中継動作中にその他の部分のチェックを行い、2回目以降は、前回のチェック結果が正常時に、ゲートウェイ装置の起動後にゲートウェイ装置に中継動作を開始させ、中継動作中に中継機能部分のチェックとその他の部分のチェックを行う。 (もっと読む)


【課題】欠陥ブロックとして識別される、潜在的に使用可能なブロックが予備ブロックとして用いられることを可能にする。
【解決手段】本発明は、不揮発性メモリ124内で欠陥があるとして識別された少なくとも1つの物理ブロックに試験を受けさせる工程であって、該試験は、欠陥がある物理ブロックが使用可能であるか否かを判定するように構成される、工程と、欠陥があるとして識別された該物理ブロックが該試験に合格した場合を判定する工程と、欠陥があるとして識別された該物理ブロックが該試験に合格したことが判定された場合、欠陥があるとして識別された該物理ブロックを使用可能な物理ブロックとして識別する工程とを包含する。 (もっと読む)


【解決手段】
メモリデバイスがその入力又は動作環境における変化に応答してそれ自身を適応させ又はトレーニングすることができるシステム及び方法。メモリデバイス、例えばDRAMは、組み込まれたプログラム可能要素をそのインタフェース内に含む。プログラム可能要素は、例えば限定はされないがマイクロプロセッサ、マイクロコントローラ、又はマイクロシーケンサであってよい。プログラム可能要素は、メモリデバイスの環境における変化に応答して、メモリデバイスのインタフェースの動作に変化を生じさせるようにプログラムされる。 (もっと読む)


【課題】画像処理用メモリが異常動作となった場合に、画像信号を監視することなく正しく異常動作を検出できる画像処理用メモリ誤動作検出装置、これを用いた画像表示装置、および画像処理用メモリ誤動作検出方法を得ることを目的とする。
【解決手段】画像処理用メモリであるDRAM5の電源電流を測定する電源電流測定部7と、画像処理用メモリであるDRAM5の予め決められた電源電流の範囲(IthL〜IthH)を保持する電流範囲保持部であるメモリ9と、測定した電源電流とメモリ9に保持している電流範囲(IthL〜IthH)とを比較して、測定した電源電流が電流範囲(IthL〜IthH)から外れているか否かを判定する判定部である故障判定部8と、を備えた。 (もっと読む)


【課題】2ポートメモリのリード動作と動作モニタとを相互に影響を及ぼすことなく行う。
【解決手段】2ポートメモリ6は、FIFOメモリ2において2ポートメモリ3を構成する2ポートSRAMと同一構成の2ポートSRAMからなる。この2ポートメモリ6は、2ポートメモリ3と共通のライトアドレスWAdd、ライトデータWD、ライトイネーブル信号WEおよび動作クロックが与えられる。これにより2ポートメモリ3,6に同じライトデータWDが同じタイミングで同じアドレスにライトされる。2ポートメモリ3は、リードポインタ5によって与えられるリードアドレスRAddからリードデータRDがリードされる。一方、2ポートメモリ6は、CPU7によって与えられるアドレスAddからリードデータRDがリードされる。これにより、2ポートメモリ6は、2ポートメモリ3と異なるタイミングで異なるアドレスからリードデータをリードすることができる。 (もっと読む)


【課題】メモリのメンテナンス性を向上させることができるメモリ診断装置、及びこれを備えた情報処理装置を提供する。
【解決手段】メモリ3にデータの書き込みを実行した後、メモリ3の当該アドレスからデータを読み出すテストアクセスを実行するテスト制御部201と、テスト制御部201により書き込まれたデータと読み出されたデータとを比較し、当該書き込まれたデータと当該読み出されたデータとが一致しない場合にエラーを検出するエラー検出処理を実行する比較回路242と、比較回路242においてエラーが検出された場合、書き込まれたデータと読み出されたデータとアドレスとを含むエラー情報を記憶するエラー情報記憶部243とを備えた。 (もっと読む)


【課題】レーテンシーを考慮しつつ外部メモリ間の結線エラーを検出し、正確かつ容易に不具合箇所の特定を行うことを課題とする。
【解決手段】FPGA10は、外部メモリ20にデータ信号を書き込み、当該データ信号の読み出しを行い、外部メモリ20から実際にデータ信号が読み出されたタイミングである読出タイミングと、外部メモリとの結線が正常である場合に読み出されるタイミングである期待タイミングとを比較し、比較結果に係る情報を生成し、生成された比較結果に係る情報を用いて、外部メモリ20との結線について解析し、当該外部メモリ20間の結線エラーを検出し、検出された検出結果を外部に出力する。 (もっと読む)


【課題】ROM内の配線不良に伴うデータ読出遅延を、より確実に検査することが可能なマイクロコンピュータ及びその検査方法を提供する。
【解決手段】マイクロコンピュータ1内のCPU10は、外部のテスタ2から供給されるクロックCLKに同期してROM20からデータDnを順次読み出し、テスタ2にデータDnの正常性と読出速度とを検査させる。また、CPU10は、データDnをデコードして分岐命令が得られた場合、次にデータを読み出すべきアドレスに代えて、前記分岐命令による分岐先アドレスAbからデータを読み出してテスタ2に検査させる。 (もっと読む)


【課題】不揮発性記憶部の信号線の負荷容量が増大した場合においても、不揮発性記憶部からデータを読み出して確実に出力することが可能なメモリシステムを提供することを目的とする。
【解決手段】NAND I/F116は、RE信号を帰還させた信号をプログラムブル遅延素子220で遅延させて第2のクロックCLK2として出力し、第2のクロックCLK2を使用して、NANDメモリ10から読み出したデータをラッチして出力する。 (もっと読む)


【課題】 検査処理に割り当てる処理量を本来の業務の負荷に応じて制御することで、本来の業務を遅滞させることなく検査処理を迅速化する情報処理装置、検査方法、検査プログラムおよび検査システムを提供することを目的とする。
【解決手段】 計算機及び記憶装置の負荷状況を逐次更新しつつ、負荷状況に基づいて記憶装置に検査を指示する時間間隔及び、次に整合性検査をする検査範囲を計算するとともにその時間間隔ごとにその検査範囲の整合性検査を繰り返し行うように構成する。 (もっと読む)


本願発明の情報処理装置は、情報の書込みおよび情報の読出しが可能な複数の記憶領域を有する不揮発性半導体メモリと、不揮発性半導体メモリに対する情報の読出しおよび情報の書込みについて不具合が生じたとき、外部に保存した不揮発性半導体メモリの記憶状態を不揮発性半導体メモリに書込み、書込んだ記憶状態を保持した状態でドライブを再起動させるメモリコントローラとしての制御部とを備えたSSDを有する。
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【課題】低コスト化および省スペース化が可能な半導体記憶装置の評価方法を提供する。
【解決手段】不揮発性メモリと、前記不揮発性メモリに対するアクセスを制御するための管理プログラムを記憶する記憶部と、前記管理プログラムに従って前記不揮発性メモリに対するアクセスを制御する制御部と、を備えた半導体記憶装置における前記不揮発性メモリへのデータの書き込み及び読み込みに対する信頼性を評価する半導体記憶装置の評価方法であって、前記半導体記憶装置に対して電源を供給した状態で、前記信頼性を評価するための評価テストを制御するプログラムであって前記不揮発性メモリへのアクセス動作を実行するために外部から入力されるアクセスコマンドを模擬的に生成するテストプログラムと、前記管理プログラムと、を前記記憶部に書き込み、前記制御部が前記テストプログラムおよび管理プログラムに従って前記不揮発性メモリへのアクセス動作を実行する。 (もっと読む)


【課題】ブート処理の完了を待たずにプロセッサがメモリ上のプログラム実行を開始することができる情報処理装置を提供する。
【解決手段】HDD装置5に記憶されているデータを、DRAM7にDMA転送するDMAコントローラ4と、DMA転送が実行された転送済領域を、記憶するDMA開始アドレスレジスタ633及びDMA済サイズレジスタ634と、プロセッサの出力したアドレスが、DMA開始アドレスレジスタ633及びDMA済サイズレジスタ634により記憶されている転送済領域を示すとき、当該アクセスを許可し、当該アドレスが、DMA開始アドレスレジスタ633及びDMA済サイズレジスタ634により記憶されている転送済領域の範囲外を示すとき、当該アクセスを待たせるメモリアクセス制御部611とを備えた。 (もっと読む)


不揮発性半導体メモリは、所定の物理アドレス範囲が割り当てられた固定領域から構成され、論理ブロックアドレスそれぞれと不揮発性半導体メモリの物理アドレスそれぞれとの対応関係を示すアドレス管理テーブルを含む管理情報を格納する第1の記憶領域と、第1の論理アドレス範囲が割り当てられ、前記不揮発性半導体メモリドライブの動作状況を示すログデータを格納する第2の記憶領域とを含む。制御部は、前記所定の物理アドレス範囲に属する物理アドレスを用いて前記第1の記憶領域をアクセスし、前記アドレス管理テーブルを参照することによって得られる、前記第1の論理アドレス範囲に属する各論理ブロックアドレスに対応する物理アドレスを用いて、前記第2の記憶領域をアクセスする。
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【課題】コンピュ−タシステムの設計又は製造不良により正常に複数チャネルで動作していないケースを正確に判定できるコンピュータシステムのメモリ試験方法を提供する。
【解決手段】複数のメモリを同時にメモリコントローラに接続してデータ転送速度を増加させるデュアルチャネル構造のコンピュータシステムのメモリ試験方法において、前記コンピュータシステムのメモリの転送元領域から、前記メモリの転送先領域にデータを転送するステップと、すべての転送が完了するまでの時間を測定するステップと、前記測定結果から、複数チャネルモードで動作していることを判定するステップとを含む。 (もっと読む)


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