【課題】メモリ診断を確実に実施するためには、メモリ診断処理と他プロセスとメモリアクセスの排他制御し、一時的に他のプロセスのメモリアクセスを止める必要があるが、他プロセスを一時的とは言え止めると制御装置本来の処理に遅延が発生するため、他プロセスの動きに影響を与えないメモリ診断方式を検討する必要がある。
【解決手段】ＥＣＣ機能付きメモリにおいて、ＥＣＣ機能の誤り訂正能力の範囲で故意にビットを変化させる、例えば、１ビットの誤りが訂正可能なＥＣＣ１０３の場合、データ１０１の１ビット１０２を反転させて、反転した後、当該データ１０１を読み出して、ＥＣＣ１０３で訂正が実施されたことを確認してビット固定故障が発生していないことを検出し、逆にＥＣＣ１０３による訂正が実施されなかった場合、ビット１０２が反転できなかったこと、つまり、ビット１０２の固定故障が発生していることを検出する。 （もっと読む）

【課題】 エラー訂正符号格納領域を有するフラッシュメモリにおいて、ブロック消去の回数を削減し、製品寿命を延ばす。
【解決手段】 データ格納領域とエラー訂正符号格納領域とを含むフラッシュメモリにデータを書き込むデータ書き込み方法において、初期値をデータ格納領域に書き込み、書き込みフラグに基づいて書き込みが正常に行われたか否かを判定し、書き込みが正常に行われたときはデータ格納領域にデータを書き込み、書き込みが正常に行われていないときはデータ格納領域を含むブロックを消去する。データの書き込みを行う前に初期値をデータ格納領域に書き込むことで、エラー訂正符号格納領域が初期値か否かを確認できる。ブロックの消去動作を、エラー訂正符号格納領域が初期値でないときのみ実施することで、ブロックの消去の回数を削減でき、製品寿命を延ばすことができる。 （もっと読む）

【課題】本発明の課題は、メモリコントローラ自体にベリファイチェックの機能を持たせることにより、安全にベリファイチェックを行うことができる自己試験内蔵ＳＤＲＡＭコントローラを提供することにある。
【解決手段】本発明は、ＳＤＲＡＭ１２の書き込み及び読み出し動作を制御するＳＤＲＡＭ制御モジュール１３と、試験用信号を生成し、試験用信号をＳＤＲＡＭ制御モジュール１３を介してＳＤＲＡＭ１２に書き込ませ、ＳＤＲＡＭ１２に書き込まれた信号を読み出して前記試験用信号と合致しているかどうかを見るベリファイチェックを行うＢＩＴ制御ステートマシン１６と、外部線路からの外部信号のＳＤＲＡＭ１２への書き込み及び読み出し、または前記試験用信号のＳＤＲＡＭ１２への書き込み及び読み出しを選択するセレクタとよりなるＢＩＴ用データ生成モジュールとを具備することを特徴とする。 （もっと読む）

【課題】不揮発性メモリに記憶されたデータがビット破壊しているか否かを検出する不揮発性メモリのデータ破壊検出装置を提供する。
【解決手段】不揮発性メモリ５は、アプリケーションの動作に使用するプログラムが書き込まれた使用アドレスとプログラムが書き込まれていない未使用アドレスとからなる。不揮発性メモリ５のデータ破壊検出装置６は、未使用アドレスに０／１の混合値と混合値の０／１が反転されたミラー値とを交互に書き込む書き込み部１１と、混合値とミラー値とを読み出してデータが破壊されているか否かを判定するデータ破壊判定部１２とを備えた。 （もっと読む）

【課題】メモリの診断対象領域に対し診断開始から終了までにかかる所要時間を管理して、効率良くメモリ診断処理を実行すること。
【解決手段】情報処理装置の起動時に実行され、診断対象のメモリ領域を複数の小領域に分割すると共に小領域の夫々に対応させて複製領域を割付け、複数の小領域と複製領域にデータを書き込むことによってメモリ領域を初期化する処理と、いずれかの小領域にデータを書き込む際に、該小領域に対応する複製領域にも該データまたは該データをもとに生成された診断用データを書き込む処理と、小領域からデータを読み取る際に該小領域に対応する複製領域からもデータを読み取り、当該読み取られた両データをもとに故障の有無を判定するという小領域ごとの診断処理を一定の周期ごとに小領域を順に切り替えて実行する小領域ごとの診断処理とを備える。 （もっと読む）

【課題】ＲＯＭ診断を効率よくかつ制御演算に与える影響を抑えながら実施することのできる車載制御装置を提供する。
【解決手段】本発明に係る車載制御装置は、制御プログラム外の処理が完了するのを待機する待機時間中に、読取専用メモリのうち一部の領域に対してメモリ診断を実施する。 （もっと読む）

【課題】電動パワーステアリング装置の安全性を向上させること。
【解決手段】ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３は、電動パワーステアリング装置の制御に用いられる。ＲＡＭ１０３は、電動パワーステアリング装置の複数の機能の内の電動パワーステアリング装置の安全性に関する機能で使用される第１の領域と、複数の機能の内の電動パワーステアリング装置の安全性に関しない機能で使用される第２の領域と、に分割されている。ＣＰＵ１０１は、第１の領域及び第２の領域を領域毎に診断する。 （もっと読む）

【課題】ＣＰＵの診断処理のための負荷処理を軽減し、高速診断を可能にしたメモリ診断機能を具備した信頼性の高い高性能な電動パワーステアリング装置の制御装置を提供する。
【解決手段】ＣＰＵの作業領域となるメモリを有し、ＣＰＵ及びメモリの協働により操舵トルク値及び車速に基づいて電流指令値を演算し、電流指令値に基づいてステアリング機構に操舵補助力を付与するモータを制御するようになっている電動パワーステアリング装置の制御装置において、診断処理のための第１レジスタ及び第２レジスタを有し、メモリの内容を第１レジスタに転送し、第１レジスタのデータをビット反転演算して第２レジスタにセットし、第２レジスタのデータをメモリに転送し、更にメモリのデータを第１レジスタに転送し、第１レジスタ及び第２レジスタの内容を比較判定１し、不一致の場合にメモリの故障を判定する。 （もっと読む）

【課題】異なるバスをまたがって動作するキャッシュメモリをリアルタイムに検証する。
【解決手段】キャッシュメモリ検証システムは、第１バス７で接続されたＣＰＵ５及びキャッシュメモリ６を有する被試験デバイス４と、被試験デバイス４に第２バス８により接続されるメインメモリ３と、メインメモリ３のアドレス、当該アドレスに対応するデータ、及び少なくともＣＰＵ５からキャッシュメモリ６へのライト転送を示す属性情報からなるテーブル９１を有し、第１バス７及び第２バス８に流れるデータを監視するモニタ部９とを有する。モニタ部９は、ＣＰＵ５からキャッシュメモリ６への書き込み転送以外であって、キャッシュメモリ６に対するライト転送又はリード転送が発生した場合に、第１又は第２バスに流れるアドレス及びデータと、テーブル９１に格納されたアドレス及びデータと比較し、その一致・不一致をリアルタイムで判定する。 （もっと読む）

【課題】再検査に要する時間の増加を抑制することのできる半導体装置を提供する。
【解決手段】半導体装置は、データを記憶する複数の主記憶領域と、前記主記憶領域ごとに対応し、該主記憶領域が不良であるか否かを判定する第１検査、及び該第１検査の後に行われる該主記憶領域が不良であるか否かを判定する第２検査それぞれの結果に基づいた該主記憶領域が不良であるか否かを示す不良ブロック情報を記憶する第１管理領域と、前記主記憶領域ごとに対応し、前記第１検査の結果のみに基づいた不良ブロック情報を記憶する第２管理領域とを備える。 （もっと読む）

【課題】半導体用フォトマスクの欠陥検査装置等の大量の画像データを収集し、その画像データに基づいてコンピュータがフォトマスク上の欠陥を検出する装置などでは、画像データの任意の部分に直接アクセスできる一次記憶装置、即ちメモリ上にその全てを収納できるならばデータ処理の利便性が飛躍的に向上する。
【解決手段】メモリボード１に複数のソケット２を装着し、そこにＳＤカードなどの取り外し可能な不揮発性メモリ・カードを装着する。それをメモリボードの中心部に設けた制御回路４で制御することにより装着したメモリの容量の総合計が全体の容量となるメモリ・システムを構築した。 （もっと読む）

【課題】 回路規模の増加を抑えながら信頼性の高い故障検出を行う集積回路装置等を提供する。
【解決手段】 集積回路装置１であって、入力データ４００が書き込まれる複数のブロック１００、１０２を含む不揮発性メモリー１０と、ブロックのそれぞれに対応付けられ、ブロックに書き込まれたデータ（メモリーデータ）のそれぞれが所与のタイミングで書き込まれる複数のレジスター２０、２２と、メモリーデータおよびレジスターに書き込まれたデータ（レジスターデータ）を受け取り、比較処理を行う比較部３０とを含む。比較部３０は、全てのメモリーデータが一致するか否か判定するための第１の比較処理と、複数のブロックの各ブロックについて当該ブロックのメモリーデータと当該ブロックに対応づけられたレジスターに書き込まれたレジスターデータとが一致するか否かを判定するための第２の比較処理を行う。 （もっと読む）

【課題】 Ｉ／Ｏ圧縮テスト時間を短縮かつ低コストで実現する。
【解決手段】 半導体装置は、複数のＩ／Ｏ端子ＤＱ０〜ＤＱ３１がそれぞれＴＳＶを介して共通に接続された複数のチップを含む。各チップは、それぞれ、複数の内部データバスのそれぞれのデータを圧縮して得られた一つの圧縮結果（少なくともノード０１〜０４、１０のいずれか一つ）を、複数のＩ／Ｏ端子のうちの一つの第１のＩ／Ｏ端子へ出力するＩ／Ｏ圧縮回路と、前記一つの第１のＩ／Ｏ端子の番号を設定するレジスタ群を含む制御回路と、を備える。前記レジスタ群に、前記一つの第１のＩ／Ｏ端子をそれぞれチップ毎に異ならせる設定情報を登録することにより、各チップメモリは、チップ毎に異なるＩ／Ｏ端子の番号を使用してデータを入力または出力することにより、バスファイトすることなく複数のチップにおいて同時並行して前記Ｉ／Ｏ圧縮回路によるＩ／Ｏ圧縮テストを可能とした。 （もっと読む）

【課題】ダブルＲＡＭアルゴリズムによるＲＡＭ診断手法を用い、ＲＡＭ診断間隔の時間保証を実現できる。
【解決手段】ダブルＲＡＭ領域２２に関してはダブルＲＡＭアルゴリズムによるＲＡＭ診断処理を適用する。ダブルＲＡＭ領域２２には、予めＲＡＭ診断間隔が保証されると判断されたデータが格納される。但し、何らかの異常が生じる場合も有り得るので、ダブルＲＡＭ監視タスク１３により、定期的に（例えばＲＡＭ診断間隔に相当する時間毎に）ダブルＲＡＭ領域２２の全アドレスが診断完了か否かをチェックする。もし診断未実施のアドレスが１つでもあれば、アラーム報知する。 （もっと読む）

【課題】ピンシェアード接続により接続された複数のフラッシュメモリからデータを読み出すときに、読み出し動作の高速化を図ることを目的とする。
【解決手段】ピンシェアード接続されたフラッシュメモリ１Ａおよび１Ｂからデータを読み出すフラッシュメモリのデータ読み出し方法であって、フラッシュメモリ１Ａ、１Ｂに設けられるセルアレイ１０２から読み出したデータをバッファ１０３に転送する転送動作と、バッファ１０３に格納されたデータを外部に出力する出力動作と、を有し、フラッシュメモリ１Ａ、１Ｂのうち１つのフラッシュメモリの転送動作と他のフラッシュメモリの出力動作とをオーバラップさせている。 （もっと読む）

【課題】システムの立ち上げ時間を早めるための方法を提供する。
【解決手段】システム上にストアされたオペレーティング・システムの起動動作と並行しかつその後に、追加量のメモリを割り当てのためにスクラビングして利用することができるようにするステップとを含む。システムは、各々が最少ノード資源構成に関連付けられた１個もしくは複数個のノードを含むことができ、前記最少ノード資源構成は、前記ノードを活性化するために、活性化される必要のあるノードに含まれる最少数のプロセッサに対応する。システムは、各パーティションが少なくとも１個のノードを包含する１個もしくは複数個のパーティションを更に含むことができる。各パーティションには他のパーティションに対する優先度が割り当てられることができ、そのパーティションはその割り当てられた優先度に基づき活性化される。 （もっと読む）

【課題】複数のフラッシュメモリダイを含むデバイス内の欠陥フラッシュメモリダイを動作不能化する製品ならびに関連する方法およびシステムを提供する。
【解決手段】動作不能化されていないフラッシュメモリダイに基づくフラッシュメモリのデータ記憶容量を示すラベルを、複数のフラッシュメモリダイを含むパッケージに付すことができる。ダイレベル、パッケージレベル、および／またはボードレベルにおいて、様々な動作不能化方法を適用することができる。 （もっと読む）

【課題】プログラマブルロジックデバイスにおけるコンフィギュレーションデータのエラーを確実に検出すること。
【解決手段】 論理モジュールを構築する複数のコンフィギュレーションデータのＣＲＣエラーを検出するＣＲＣチェッカを備えたプログラマブルロジックデバイスを有し、プロセス制御における制御対象を制御するコントローラにおいて、定期的に前記複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、前記ＣＲＣチェッカが前記擬似エラー以外のエラーを検出すると前記論理モジュールのリセット要求信号を出力するとともに前記プログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、前記演算制御手段と前記プログラマブルロジックデバイスとのアクセスが停止すると前記論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを、備えることを特徴とする。 （もっと読む）

【課題】パリティエラー信号を強制的に発生させることができるパリティチェック回路を提供する。
【解決手段】レジスタ１３１ａに入力されるデータのパリティビットを算出する第１パリティ算出回路１３３ａと、レジスタ１３１ａから出力されるデータのパリティビットを算出する第２パリティ算出回路１３６ａと、第１パリティ算出回路１３３ａが算出したパリティビットと第２パリティ算出回路１３６ａが算出したパリティビットとを比較し、双方のパリティビットが互いに異なる場合、パリティエラー信号を出力するＥＸＯＲ回路１３７ａと、を備えるパリティチェック回路１３２ａにおいて、自パリティチェック回路外部から入力されるパリティエラー信号発生指令に基づいて第１パリティ算出回路１３３ａが算出したパリティビットを反転するＥＸＯＲ回路１３４ａをさらに備える。 （もっと読む）

【課題】プログラム実行開始前のメモリチェック時間を短縮する。
【解決手段】ナビゲーションプログラム２０を記憶するフラッシュＲＯＭ１４と、ＣＰＵ１０とを有したカーナビゲーション装置１において、ＣＰＵ１０は、前記フラッシュＲＯＭ１４に記憶されているナビゲーションプログラム２０のビット値のエラーの有無を検査し、エラーが検査された場合に、前記ナビゲーションプログラムをナビゲーションバックアッププログラム２１に書き換える手段として機能するとともに、前記ナビゲーションプログラム２０の実行開始前に前記ナビゲーションプログラム２０を複数に分割して成るデータブロックの一部を対象に検査を実行し、前記ナビゲーションプログラム２０の実行開始後には、前記ナビゲーションプログラム２０の全部、或いは、前記ナビゲーションプログラム２０の実行開始前に検査したデータブロック以外のデータブロックを対象に検査を実行する。 （もっと読む）