【課題】 複数のメモリを制御する場合に、データ転送効率の低下を抑制するメモリ制御回路を提供する。
【解決手段】 メモリ５１、５２、・・・・・、５ｎの動作を制御するコマンド信号ＣＤを、メモリ５１、５２、・・・・・、５ｎに共通に出力するコマンド発行部１１と、メモリ５１、５２、・・・・・、５ｎのアドレスを指定するアドレス信号ＡＤを、メモリ５１、５２、・・・・・、５ｎに共通に出力するアドレス部１２と、コマンド信号ＣＤによるメモリ５１、５２、・・・・・、５ｎの制御をそれぞれ有効にする複数のメモリ選択信号Ｓ１、Ｓ２、・・・・・、Ｓｎを、メモリ５１、５２、・・・・・、５ｎに出力するメモリ選択部１３と、メモリ５１、５２、・・・・・、５ｎとの間でそれぞれデータＤ１、Ｄ２、・・・・・、Ｄｎの転送をするデータ転送部１４とを備える。 （もっと読む）

いくつかの実施例は、本発明は、処理タイプ信号を有するレジスタを有するチップを有する。当該チップはまた、第１コマンドを受け付け、第１コマンドに応答して、処理タイプ信号が第１の値を有する場合、チップに第１処理を実行させ、処理タイプ信号が第２の値を有する場合、チップに第２処理を実行させる制御回路を有する。当該チップは、メモリシステムにおけるメモリチップであってもよい、他の実施例が記載及び請求される。

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【課題】マルチチップシステム及びそれのデータ伝送方法を提供する。
【解決手段】本発明はメモリチップ間にデータを直接伝送することができるマルチチップシステム及びそれのデータ伝送方法に関するものである。本発明によるマルチチップシステムは第１及び第２メモリチップ、及び第１及び第２メモリチップの動作を制御するホストシステムを含む。第１メモリチップはホストシステムから入力されたローカル伝送情報に応答して第２メモリチップにデータが直接伝送されるように第２メモリチップを制御する。そして第１メモリチップはローカル伝送動作が実行される間にホストシステムが第１及び第２メモリチップをアクセスすることができないようにホストシステムを制御する。本発明によれば、ホストシステムの介入なしにメモリチップ間にデータを直接伝送することができるため、マルチチップシステムの効率が向上し、データ伝送速度が著しく速くなる。 （もっと読む）

【課題】書き込み時の応答性に優れた記憶装置を提供する。
【解決手段】レジスタとメモリ領域とを各々が有する複数のメモリと、データを入力するインタフェースと、レジスタ転送処理とメモリ書き込み処理とを行う制御回路を有し、制御回路は、複数のメモリの各々に対して連続した異なる時間帯にレジスタ転送処理ＲＰを行うように制御する。また、レジスタ転送処理終了後に続けてメモリセルアレイへの書き込み処理ＰＰを開始し、書き込み最大時間経過後にレジスタ転送処理を再び行うように制御する。 （もっと読む）

【課題】 本発明は、消費電力や不要輻射を減少できるメモリ制御装置を提供することを目的とする。
【解決手段】 メモリ制御部３に、メモリ７への書き込みデータとメモリからの読み出しデータが一致するかどうかの検査を実施してその良否を判定する検査実施／判定部２を設け、この検査実施／判定部２の比較結果によって、メモリインターフェース部７の出力電流とメモリインターフェース部の出力電圧、さらにメモリ制御部３のメモリ制御タイミングのパターンを調整する構成とする。この構成によれば、メモリデータエラーを回避しながらメモリ７の駆動電流と駆動電圧を最適化でき、消費電力や不要輻射を減少させることができる。 （もっと読む）

【課題】 バスに流れる電流量を減少させることができるデータ記憶装置を提供する。
【解決手段】 ＤＲＡＭバス６が動作状態から非動作状態に切り替わったと判定した場合、ＶＴ電源１４を介してＤＲＡＭバス６に流れる電流量を減少させるよう、ＳＳＴＬ２インターフェースバッファ１２１の出力状態を所定の出力状態に切り替える。 （もっと読む）

メモリバスラインをターミネーション処理するための方法、装置及びマシーン読み出し可能な媒体が説明される。いくつかの実施例では、メモリバスラインは、メモリへの書き込み中にメモリバスラインの駆動に利用される出力バッファの１以上のトランジスタによりターミネーション処理される。
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本発明は、メモリシステムが、クロック制御されるバス（Ｂ）に並列に設けられる複数のメモリコントローラ（ＳＣｘ）、及びメモリコントローラ（ＳＣｘ）に付属するメモリチップ（Ｆｘ）により形成され、かつバス（Ｂ）を介して、論理メモリセクタ番号を使用して、メモリ操作指令を持つホストシステム（ＨＳ）と通信するものにおいて、ホストシステム（ＨＳ）により記憶操作が要求されると、論理メモリセクタ番号の範囲について関係せしめられるメモリコントローラ（ＳＣｘ）が、アービトレーションによりホストシステム（ＨＳ）と通信するためのバスを受け継ぐことを特徴とする、メモリシステムに関する。
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【課題】 メモリコントローラとメモリモジュールとの間をシリアルインターフェースとした場合でも十分な信頼性を確保できる記憶デバイス制御装置を提案する。
【解決手段】 本発明の記憶デバイス制御装置は情報処理装置からのファイル単位でのデータ入出力要求に応答して記憶デバイスに対するＩ／Ｏ要求を出力するチャネル制御部を備える。チャネル制御部はファイル単位でのデータ入出力要求を受信するＣＰＵと、ＣＰＵの指令に応答してファイル単位でのデータ入出力要求に対応するＩ／Ｏ要求を出力するＩ／Ｏプロセッサと、ＣＰＵのファイルアクセス処理に要する情報を記憶するメモリシステムを備える。メモリシステムは複数のメモリモジュールと、メモリコントローラとを備えており、メモリモジュールとメモリコントローラとは二重化されたシリアルインターフェースで接続されている。 （もっと読む）

【解決手段】ディジーチェーン型メモリトポロジに関する手法であって、該手法では、メモリモジュール(ＤＩＭＭ)からの応答の受信タイミングの予測に加えて、メモリコントローラは、それが送ったコマンドが、宛先のＤＩＭＭで何時実行されるかを効果的に予期できる。ＤＩＭＭのコマンド遅延ユニットにおけるＤＩＭＭ固有コマンド遅延をプログラミングすることで、本開示に基づくコマンド遅延バランシング手法は、メモリチャンネルにおける全てのＤＩＭＭに渡ってコマンド信号の実行を「規格化」又は「同期化」する。コマンドの実行タイミングを予測するこのような能力によって、メモリコントローラは、ディジーチェーン型チャンネル上の全てのＤＲＡＭデバイス(即ちメモリモジュール)の電力プロファイルを効率的に制御できる。また、ＤＩＭＭにおける個別のＤＩＭＭ固有応答遅延ユニットが、応答経路でＤＩＭＭ固有応答補償を与えるようにプログラムされて、さらに、メモリコントローラが、それによって先に送られたコマンドへの応答を受信するタイミングを正確に確かめることを可能とし、故に、応答のさらなる処理がより良く管理可能となる。 （もっと読む）

システムおよびこのシステムで使用される集積回路チップは、ノード間でデータおよびコマンドを転送するために各コンポーネントのノードを相互接続するためにリング状のバスを利用する。説明されているシステムの例は、１つまたはそれより多い再プログラム可能な不揮発性メモリセルアレイを有するメモリであり、この不揮発性メモリセルアレイがリングバスによって互いに接続され、且つシステムコントローラに接続されている。
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【課題】 一つのメモリターミネーション用直流安定化電源装置で複数のメモリをターミネーションする際に、出力電圧の精度劣化を低減することができるメモリターミネーション用直流安定化電源装置を提供する。
【解決手段】 複数のセンス電圧端子（Ｖ_SENSE1端子、Ｖ_SENSE2端子）と、前記センス電圧端子に入力されるセンス電圧を平均化して出力するセンス電圧平均化回路１ｂとを備え、センス電圧平均化回路１ｂの出力に応じて出力電圧（Ｖ_TT端子から出力される電圧）の安定化を行うメモリターミネーション用直流安定化電源装置。 （もっと読む）

【課題】Ｔ−ＬＶＴＴＬ伝送方式のバスに、近似の論理パターンを有する信号が連続して出力される結果、終端抵抗１電流が大になり終端電圧Ｖ_T が変動することを防ぐ。
【解決手段】アドレスが所与のアドレスと一致したとき、アドレス比較器７は一致信号７３を送出する。反転回路６は、一致信号７３を受けたとき、バス１Ｄと内部回路１０１との間を伝送する信号を反転する。アドレスが連続する一連のデータが、所定アドレス指定時のみ反転して入出力されるから、近似の論理パターンがそこで反転して途切れ、近似の論理が連続して出力されない。また、終端電圧Ｖ_T が所定範囲を超えたとき、無効なバスに論理「１」又は「０」のダミー信号を出力して、終端電圧を修正する。 （もっと読む）

メモリバスに接続された複数のブランチを有するメモリモジュールを製造するための装置および方法である。各ブランチは、少なくとも１つの伝送信号（ＴＳ）経路および／または少なくとも１つの下位伝送信号（ＳＴＳ）経路を介してメモリバスに接続された、少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスまたは同期ランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。メモリモジュールは、ＴＳ経路またはＳＴＳ経路に接続され、抵抗を含み、ＤＲＡＭデバイスまたはＳＤＲＡＭデバイスと直列に接続され、かつ、メモリバスに接続された抵抗を含む、少なくとも１つのブランチを有する。また、メモリモジュールを実装したコンピュータシステムが説明される。
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【課題】 トレース上のコンデンサを用いた高速メモリモジュールを提供する。
【解決手段】 メモリバスに接続された複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスもしくは複数のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＲＡＭ）デバイスを備えるメモリモジュールを製造する装置および方法を提供する。ここで、各ＤＲＡＭデバイスもしくは各ＳＤＲＡＭデバイスは送信信号（ＴＳ）線を介してメモリバスに接続されている。該メモリバスは少なくとも１つの、コンデンサが接続されたＴＳ線を有する。該コンデンサは、該複数のＤＲＡＭデバイスもしくは該複数のＳＤＲＡＭデバイスと並列になるように該ＴＳ線と接続され、該ＴＳ線は、メモリバスの信号入力端と第１ＤＲＡＭ／ＳＤＲＡＭデバイスのＴＳ線の接着ポイントの間で、メモリバスに接続されている。また、このようなメモリモジュールを備えるコンピュータシステムも開示する。 （もっと読む）

【課題】メモリを占有することなくデータ転送に要する時間を短縮し、さらにLSIなどへの適用時におけるレイアウト上の面積を最小限にする、DMA転送を用いたコンピュータシステムを提供。
【解決手段】コンピュータシステム10は、バス16を介して接続される中央処理装置12および主記憶装置14を有し、送受信データを記憶する主記憶装置14に対して、外部装置20と送受信データ転送を行うI/Oモジュール18を直接的に接続することにより、主記憶装置14のメモリマクロ22にアクセス可能な最小単位のサイクルでデータ転送を行うことができ、バスを介したDMA転送より高速なデータ転送を実現することができる。 （もっと読む）

【課題】回路規模を増大させることなく一対多の通信を行う。
【解決手段】 ホストデバイス１０には、メモリカード２０を装着する複数の装着部１１が設けられている。装着部１１に挿入されたメモリカード２０は、一組の信号線ＣＬＫ（クロック），ＢＳ（バスステート），ＤＩＯ（データ入出力）を共有している。ホストデバイス１０は、どのメモリカード２０と通信しているために夫々のメモリカード２０に識別子を割り当てる。識別子の割り当ては、メモリカード２０の挿抜を検出する信号線ＸＩＮＳで行われる。 （もっと読む）

【課題】 同一アドレス割当ての複数のシリアルメモリ装置を使用可能にする。
【解決手段】 各々クロック端子ＳＣＬとデータ端子ＳＤＡとを有するシリアルインターフェースを備える同一アドレス割当て構成のｎ個のシリアルメモリ装置２，３，４と、１個のクロック端子ＳＣＬとｎ個のデータ端子ＳＤＡ０〜ＳＤＡ２とを有し、ｎ個のデータ端子ＳＤＡ０〜ＳＤＡ２にｎ個のシリアルメモリ装置２，３，４の各々のデータ端子ＳＤＡが接続され、１個のクロック端子ＳＣＬにｎ個のシリアルメモリ装置２，３，４のクロック端子ＳＣＬが共通に接続されたシリアルデータ転送装置１と、を具備し、クロック端子が接続されるシリアルクロックラインを共通化し、データ端子が接続されるデータラインをシリアルメモリ装置毎に個別に分けることで、汎用で省スペース向きの同一アドレス割当て構成の複数のシリアルメモリ装置２，３，４を接続可能とした。 （もっと読む）

メモリバスに接続された複数の分岐を持つメモリモジュールを製造する装置および方法であって、各分岐は、前記メモリバスに少なくとも一つの送信信号（ＴＳ）ラインおよび／または少なくとも一つの副送信信号（ＳＴＳ）ラインを介して接続された少なくとも一つの動的ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスあるいはＳＤＲＡＭデバイスを含む。前記メモリモジュールは、前記ＴＳラインあるいはＳＴＳライン及び前記ＤＲＡＭデバイスあるいはＳＤＲＡＭデバイスに並列接続されたコンデンサを含む少なくとも一つの分岐を含む。前記メモリモジュールを実装するコンピュータ・システムもまた開示されている。 （もっと読む）

データを処理する複数の処理ユニット（Ｄｖ１〜ＤｖＭ）と、複数の処理ユニット（Ｄｖ１〜ＤｖＭ）からのデータを保存する少なくとも一つのメモリ手段（ＭＭ）と、複数の処理ユニット（Ｄｖ１〜ＤｖＭ）と少なくとも一つのメモリ手段（ＭＭ）とを接続するインターコネクト手段（ＩＭ）とを備えたデータ処理システムが提供される。処理ユニット（Ｄｖ１〜ＤｖＭ）は、少なくとも一つのメモリ手段（ＭＭ）にデータを書き込むためにインターコネクト手段（ＩＭ）を介して少なくとも一つのメモリ手段（ＭＭ）に書き込みアクセスを要求することに適応している。複数の処理ユニット（Ｄｖ１〜ＤｖＭ）から少なくとも一つのメモリ手段（ＭＭ）へのアクセスのためにインターコネクト・アービトレーションを行う少なくとも一つのアービター手段（ＡＵ）が提供され、複数の処理ユニット（Ｄｖ１〜ＤｖＭ）から少なくとも一つのメモリ手段（ＭＭ）への書き込みアクセスによりもたらされるインターコネクト手段の最低論理レベル変化に基づいてインターコネクト・アービトレーションが行われる。従って、異なる処理ユニットからの二つ以上の書き込み要求が受け付けられる場合、その処理ユニットに対して、インターコネクト・アービトレーション、即ち、インターコネクトへのアクセスが許可され、インターコネクトを介してメモリ手段へ送出されるデータがインターコネクト手段に対して最低論理レベル変化となる。それにより、論理レベルのスイッチングに起因する電力消費が低減される。
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