【課題】データ転送レートが高くなった場合であっても転送エラーの発生を低減することができるスキュー調整回路を提供する。
【解決手段】スキュー調整回路は、リードデータの各々のビット毎に設けられた複数のリードデータ保持回路を備える。各々のリードデータ保持回路は、遅延段数設定信号の値に応じて、その遅延時間が各々所定時間ずつ少なくなる、第１、第２および第３の信号からなる３つの遅延信号を出力する可変遅延線と、３つの遅延信号を保持し、保持された３つの遅延信号を同期化後の信号として出力する同期化回路と、３つの同期化後の信号間の値が同じである場合、現在の遅延段数設定信号の値を保持し、第１および第２の信号間の値は同じで、第２および第３の信号間の値が違う場合、現在の遅延段数設定信号の値を所定数加算し、第２および第３の信号間の値が同じで、第１および第２の信号間の値が違う場合、現在の遅延段数設定信号の値を所定数減算する。 （もっと読む）

【課題】システムの周波数を向上させることのできるバス装置を提供する。
【解決手段】バスマスターとバススレーブの間で情報を転送するバス装置であって、複数のパイプラインレジスタ１０Ａ〜１０Ｈ，２０，３０と、各パイプラインレジスタ１０Ａ〜１０Ｈ，２０，３０を管理する複数の管理装置１０Ａ〜１０Ｈ，２０，３０とを備え、各管理装置は、自段パイプラインレジスタが情報を保持するか否かを示す情報である保持状態を保持する保持状態保持手段と、前段パイプラインレジスタの保持状態と、後段パイプラインレジスタの保持状態を特定する隣段保持状態特定手段と、自段パイプラインレジスタの保持状態と、前段パイプラインレジスタの保持状態および後段パイプラインレジスタの保持状態とに基づいて、対応するパイプラインレジスタが保持する情報を転送するか否かを決定する転送制御手段とを有する。 （もっと読む）

【課題】 多ＲＡＮＫ構成のメモリモジュールにおいて、メモリに入力されるクロック信号とデータストローブ信号の入力タイミングがずれる。そのために高速動作ができないという問題がある。
【解決手段】 多ＲＡＮＫ構成のメモリモジュールにおいて、クロック信号が入力される位相同期ループ回路のピン近傍に負荷容量を設け、データストローブ信号配線時定数とクロック信号配線時定数とを揃える。メモリに入力されるクロック信号とデータストローブ信号の入力タイミングを揃えることで、高速動作可能なメモリモジュールが得られる。 （もっと読む）

【課題】異なる種類のメモリを用いた場合に信号駆動能力の差異による信号タイミングの変化を低減することができるメモリインターフェース回路を提供する。
【解決手段】
ＤＩＭＭ３の出力信号を受信する受信部２１と、ＤＩＭＭ３の信号駆動能力に関する情報であるメモリ情報を、ＳＰＤにアクセスすることにより取得するメモリ情報取得部２２と、メモリ情報取得部２２により取得されたメモリ情報に基づいて、バッファ２１１，２１２，２１３の切り替えを行うことにより受信部２１における閾値電圧を変化させる受信バッファ切替部２３とを備えた。 （もっと読む）

【課題】マルチプロセッサを構成するデバイス間の接続を効果的に実現する。
【解決手段】複数のプロセッサと、メモリコントローラと、を有するマルチプロセッサシステムである。前記メモリコントローラと前記複数のプロセッサのそれぞれとの間を、それぞれ個別に接続することにより形成される複数の第１の通信経路と、前記複数のプロセッサおよび前記メモリコントローラを、それぞれ順に接続することにより形成されるループ状の第２の通信経路と、を備えることを特徴とする。 （もっと読む）

【課題】制御チップから、異なるバスを介してメモリチップへ送信された信号が、当該メモリチップへほぼ同時に到着するメモリモジュールを特定する。
【解決手段】メモリチップは、ループ・フライ・バイ・トポロジーによって、制御クロックバス（ＣＬＫＢ１）を介して制御チップ（ＳＣ）に接続されている。メモリチップは、異なるランク（Ｇ１、Ｇ２）のメモリチップ（Ｕ１、Ｕ８）がそれぞれ、互いに並んで制御クロックバス（ＣＬＫＢ１）に接続されるように、モジュール回路基板上に配置されている。データクロックバス（ＤＢ１）は、ポイント・ツー・ポイント・トポロジーに従って、異なるランクのメモリチップを制御チップ（ＳＣ）へそれぞれ接続している。メモリモジュールによって、制御クロック信号（ＣＬＫ１）の伝播時間を、データクロック信号（ＤＱＳ１）の伝播時間に合わせることが可能になる。 （もっと読む）

メモリモジュールＭＭの製造のための方法において、まず、基板ＳＢをメモリコンポーネントＭＣに装着する。装着プロセスの後、それぞれのメモリコンポーネントＭＣは基板上のバスシステムＢＳを介してプログラムされる。プログラムの後、基板ＳＢはそれぞれメモリモジュールＭＭに分割される。 （もっと読む）

【課題】 高速で動作するメモリにメモリスピードに合わせたターミネータを配置し、波形のなまりを防止することによってメモリの確実な動作を実現するメモリスピード最適化方法を提供する。
【解決手段】 ＣＰＵ１とメモリ２を接続するメモリ信号線３にターミネータ４を配置するメモリスピード最適化方法であって、メモリスピードに対応、あるいはメモリスピードと信号線３に対応したターミネータ４のターミネータ値を複数用意し、この中から最適なターミネータ値をＢＩＯＳあるいはアプリケーションプログラムによって選択する。 （もっと読む）

複数ランク・メモリー・プロトコルの方法及び装置。いくつかの実施例では、装置は、メモリー制御装置（ＭＣ）、及び前記メモリー制御装置と連動する複数のランク付けされたダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）素子、を有し、前記ＭＣと前記複数のランク付けされたＤＲＡＭ素子との間、及び前記複数のランク付けされたＤＲＡＭ素子間の動作のタイミング及び開始は前記ＭＣにより制御される。いくつかの実施例では、方法は、要求を複数のランク付けされたＤＲＡＭ素子の１つにアドレス指定する段階、前記要求を、前記複数のランク付けされたＤＲＡＭ素子と連動するメモリー制御装置（ＭＣ）から送信する段階、及び前記要求を、前記ＭＣから、前記複数のランク付けされたＤＲＡＭ素子を通じ、前記アドレス指定されたランク付けされたＤＲＡＭ素子へ伝搬する段階、を有し、前記要求は前記要求と関連付けられたデータを有する。
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メモリモジュール（１５０Ａ〜Ｂ）のシリアル接続されたチェーンに結合されたホスト（１００）を含むシステム（５０）。１つの実施形態において、メモリモジュールの各々は、メモリモジュール上の複数のメモリチップ（２６１）へのアクセスを制御するためのメモリ制御ハブ（１６０）を含む。メモリモジュールは、複数のメモリリンク（１１０）を介してホストへチェーン状にシリアル結合される。各メモリリンクは、ホストの方向へトランザクションを伝達するためのアップリンク（２１１）と、ホストで生じたトランザクションをチェーンの次のメモリモジュールに伝達するためのダウンリンク（２１２）とを含んでもよい。アップリンクおよびダウンリンクは、制御およびコンフィギュレーションパケットと、メモリアクセスパケットとを含むパケットを用いて、トランザクションを伝達してもよい。メモリ制御ハブは、トランザクションの復号とは関係なく、第２のメモリリンクの第２のダウンリンク上で、第１のメモリリンクの第１のダウンリンク上で受信したトランザクションを伝達してもよい。
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【課題】 コア部とインターフェース部が別チップである半導体記憶装置のデータ転送速度を高める。
【解決手段】 メモリセルが形成された複数のコアチップ１２１〜１２４と、メモリセルに対する周辺回路が形成されたインターフェースチップ１１０とを備える。複数のコアチップ１２１〜１２４は、メモリセルより出力すべきデータを一時的に保持するラッチ回路部１５１〜１５４と、メモリセルに入力すべきデータを一時的に保持するラッチ回路部１６１〜１６４をそれぞれ有し、これらラッチ回路部１５１〜１５４及びラッチ回路部１６１〜１６４は、インターフェースチップ１１０に対して従属接続されている。これにより、従属接続された複数のラッチ回路部がパイプライン動作を行うことができることから、高速なデータ転送を実現することが可能となる。 （もっと読む）

【課題】コマンド／アドレスバスがデータバスと実質的に同一の負荷を持つメモリシステム及びその駆動方法の提供。
【解決手段】メモリシステムは、少なくとも一つのメモリモジュール上にセットとして配列される複数のメモリデバイスを備え、各セットは、少なくとも一つのメモリデバイスを含む。前記メモリシステムは、それぞれの前記メモリデバイスセットを前記少なくとも一つのメモリモジュールの外部のメモリコントローラにカップリングするように形成されるそれぞれの専用直列データバスおよび／またはコントロールバスを備える。前記専用直列データバス及び／又はコントロールバスは、前記メモリコントローラから前記それぞれのメモリデバイスにバッファされないアクセスを提供するように形成できる。 （もっと読む）

単方向リンクを利用するメモリ・インターフェース装置および方法。メモリ装置のある実施形態は、第１の単方向リンクから第１の信号を受信して前記第１の信号を第２の単方向リンク上に再駆動する第１の再駆動回路と、第３の単方向リンクから第２の信号を受信して前記第２の信号を第４の単方向リンク上に再駆動する第２の再駆動回路と、前記第１の再駆動回路に結合されたメモリ素子またはインターフェースとを含みうる。ある方法の実施形態は、メモリ・コントローラからの第１の信号を第１の単方向リンクを通じてメモリ・モジュールに送信し、前記第１の信号を選択的に前記第１のメモリ・モジュールから第２のメモリ・モジュールに第２の単方向リンクを通じて再駆動し、第２の信号を前記第１のメモリ・モジュールから前記メモリ・コントローラに第３の単方向リンクを通じて送信することを含みうる。
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複数のビットレーンを利用するメモリ装置および方法はビットレーン上の信号の一つまたは複数の経路変更をしうる。メモリ・エージェントは、複数のビットレーンをもつ再駆動回路、メモリ素子またはインターフェース、前記複数のビットレーンと前記メモリ素子またはインターフェースとの間に結合されたフェイルオーバー回路を含みうる。
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いくつかの実施形態では、チップは、メモリコア、制御回路、第１のポート、第２のポート、および、第３のポートを含む。第１のポートは、信号を受信するだけであり、第２のポートは、信号を提供するだけであり、制御回路は、第３のポートが信号を受信するだけか信号を提供するだけかどうかを制御する。他の実施形態も説明され、請求される。 （もっと読む）

ツリーベーストポロジを有するメモリアーキテクチャ。メモリデバイスはインテリジェントメモリハブとペアとなり、そのインテリジェントメモリハブがメモリアクセス要求にサービスし、メモリデバイスのネットワーク中のデータを管理する。メモリハブはネットワークトポロジを動的に再構成して、故障したデバイスまたはデバイスの付加削除を補償する。このメモリアーキテクチャは入出力デバイスもサポートでき、複数のシステム間で共有することができる。
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【課題】 一定の容量に設定されたバスを用いて各種の処理要求に応じてメモリへのアクセスを可能にするコンピュータシステムを提供する。
【解決手段】 ブロック１１〜３６は、アクセス要求をＤＭＡコントローラ５０へ出力する。ＤＭＡコントローラ５０は、ブロック１１〜３６の複数のアクセス要求のうち、優先順位の高いアクセス要求を選択し、その選択したアクセス要求に起因して実行される複数の処理において、ＳＤＲＡＭ７０に接続されたバスＢＳ２の使用効率が略一定になるように調整する。そして、ＤＭＡコントローラ５０は、その調整した使用効率に基づいて、ブロック１１〜３６とＳＤＲＡＭ７０との間で直接データ転送を行なう。 （もっと読む）

【課題】メモリモジュールとその設計技法とを改善する。
【解決手段】メモリモジュールの実施形態と対応する方法とを開示した。メモリモジュールの一実施形態(100)は、メモリ集積回路(102)の上側行と、メモリ集積回路(102)の下側行と、第１のアドレッシングレジスタ(110a)及び第２のアドレッシングレジスタ(110b)とを備えるプリント回路基板を含み、前記第１のアドレッシングレジスタと前記第２のアドレッシングレジスタとはそれぞれ、第１の層(700)内に主として提供されるアドレス及び制御入力配線経路のうちの少なくとも一方を有し、前記第１のアドレッシングレジスタは、前記メモリ集積回路の上側行に結合され、前記第２のアドレッシングレジスタは、前記メモリ集積回路の下側行に結合される。 （もっと読む）

【課題】 個々のデータ転送の重要度を反映させたバス調停を実行することが困難であった。
【解決手段】 バス調停回路４７は、複数のバスマスタから発行されるバス使用要求を調停する。アドレスデコード回路６１は、バスマスタから発行されるアクセスアドレス信号を受信して、アクセス要求のあるデータブロックを出力する。データ転送アクセス優先度設定テーブル回路４９は、データブロック毎に優先度を保持し、アドレスデコード回路６１からの出力に基づき、アクセス要求のあったデータブロックの優先度を出力する。優先度判定回路４８は、データ転送アクセス優先度設定テーブル回路４９からの出力に基づき、最も優先度の高いデータブロックへのアクセスを要求しているバスマスタを判定し、そのバスマスタに対してバスの使用を許可する。 （もっと読む）

【課題】実装するメモリに高速動作のための複雑な入出力回路や制御回路を取り込まなくても、高速メモリアクセスの為のプロトコルなど必要な機能や性能を容易に実現する。
【解決手段】メモリモジュール（ＭＯＤｃ）は、プロトコル制御形態に基づく制御信号が供給される入出力端子（ＩＰＯ０〜１５）と、入出力端子に接続され、異なるアクセス制御形態を相互に変換するプロトコルコンバータ（２３）と、プロトコルコンバータを介して入出力端子と接続され、プロトコル制御形態とは異なるアクセス制御形態に基づき動作するＳＤＲＡＭデバイス（Ｍ０〜Ｍ１５）と、を有する。プロトコルコンバータは、並直変換機能を有するレジスタバッファ（ＲＢＵＦｃ０〜ＲＢＵＦｃ１５）を有し、入出力端子からＳＤＲＡＭデバイスへ供給される直列データを並列データに変換し、ＳＤＲＡＭデバイスから入出力端子へ供給される並列データを直列データに変換する。 （もっと読む）