【課題】バスを共有しつつもメモリに対するアクセス性能を向上させることが可能なマルチプロセッサ装置を提供すること。
【解決手段】ＣＰＵ０（１−０）およびＣＰＵ１（１−１）と、フラッシュメモリ０〜３（２−０〜２−３）とが、共通バスによって接続される。ＣＰＵ０（１−０）およびＣＰＵ１（１−１）には、位相シフトされたクロック信号が供給される。たとえば、フラッシュメモリ０（２−０）は、ＣＰＵ０（１−０）からの読み出し要求に応答して、ＣＰＵ０（１−０）に供給される位相シフトされたクロック信号に同期してメモリマットから読み出したデータを共通バスに出力する。したがって、バスを共有しつつもメモリに対するアクセス性能を向上させることが可能となる。 （もっと読む）

【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

【課題】コンピュータ又は遠隔通信システムの構成要素と共に使用する相互接続システムを提供する。
【解決手段】データメモリシステム、コンピュータシステム、又はデータ経路がシステムの電力消費及びデータスキュー特性を制御するように配置されて作動される通信システムとすることができる、ネットワークにおいて要素を配置するための相互接続システム、装置、及び方法。構成可能なスイッチング要素を使用して、ノードでの相互接続を形成することができ、制御信号及び他の情報を使用して、構成可能なスイッチング要素の他の態様の電力ステータスが管理される。ネットワークのノード間で送信されているデータの時間遅延スキューは、ネットワークの１つ又はそれよりも多くのノードでデータの論理的及び物理的ライン割当てを交換することによって変更することができる。また、トレース経路指定の複雑さを低減する相互接続マザーボードを配置する方法も開示する。 （もっと読む）

【課題】波形品質の確保と消費電力の低減とを両立する電子機器を提供することを目的とする。
【解決手段】データ信号線１１に終端抵抗７が接続された回路構成を有する電子機器１であって、データ処理手段２と、データ処理手段２の主記憶装置となる１つ以上のデータ記憶手段３と、データ処理手段２とデータ記憶手段３とを接続するデータ信号線１１に終端抵抗７を介して終端電圧を印加する終端電圧生成手段６と、データ信号線１１と終端抵抗７との間に接続される通電遮断手段８と、を有し、データ処理手段２はデータ記憶手段３の構成を検知し、その検知結果に基づいて、通電遮断手段８によりデータ信号線１１と終端抵抗７との間を通電させて終端抵抗７を有効にし、又はデータ信号線１１と終端抵抗７との間を遮断して終端抵抗７を無効にすることにより上記課題を解決する。 （もっと読む）

本発明の様々な実施形態は光相互接続を対象とする。本発明の一実施形態において、光相互接続は、光信号を出力するように構成されたレーザ、及びレーザに電子的に結合されたレーザダイオードドライバを含む。レーザダイオードドライバは、レーザダイオードドライバにより受信された電気信号に応じてレーザに光信号を出力させる。光相互接続は、回折光学素子および複数の光検出器を含む。光相互接続は、光信号を受け取るように配置されて、その光信号を複数の光信号に分割するように構成され、各光検出器が、別個の信号線に出力される電気信号へ複数の光信号の１つを変換する。 （もっと読む）

【課題】データ転送速度が向上しても、複雑な設計手法を用いることなく、信号反射による信号品質劣化を防止することができるメモリ装置、メモリシステム、及びメモリ装置の設計方法を提供する。
【解決手段】メモリシステムは、メモリコントローラ１０、所定の特性インピーダンスを有する伝送線路Ｌ１〜Ｌ３を含んでなる伝送線路、及び伝送線路に接続されるメモリモジュール２１，２２，３１，３２を備えるメモリ装置１１，１２を備える。メモリ装置１１は、メモリモジュール２１，２２に関して対称的に伝送線路上に配置され、メモリモジュール２１，２２とともにローパスフィルタをなすチップインダクタ２３〜２５を備える。同様に、メモリ装置１２は、メモリモジュール３１，３２に関して対称的に伝送線路上に配置され、メモリモジュール３１，３２とともにローパスフィルタをなすチップインダクタ３３〜３５を備える。 （もっと読む）

【課題】チェーン化デバイスシステムにおいてパラメータを設定し待ち時間を決定する新規な記憶システム及び方法。
【解決手段】記憶ノードが情報（１１２、１１４）を記憶し、記憶ノード（１２０、１３０、１４０）がデイジーチェーン化ネットワークとして組織化される。記憶ノードの少なくとも１つがアップストリーム通信バッファ（１３２、１３４）を含む。記憶ノードへの情報の流れは、記憶ノード内部の通信バッファの制約条件に基づく。一実施形態では、マスタコントローラ（１１０）と複数の記憶ノード（１２０、１３０、１４０）との間の通信が、決められた最大待ち時間を有する。 （もっと読む）

【課題】能率的で好適な記憶システム及び方法を提供すること。
【解決手段】一実施形態では、記憶システム１００は、複数の記憶ノード１２０、１３０、１４０、及びマスタコントローラ１１０を含む。記憶ノードは情報を記憶する。記憶ノード１２０、１３０、１４０は、アップストリーム通信の際の衝突の解決を容易にするように局所的に記憶ノード１２０、１３０、１４０で制御されるアップストリーム通信バッファ１６０を含む。マスタコントローラ１１０は、アップストリーム通信バッファの制約条件に基づいて、ノード１２０、１３０、１４０へのトラフィックの流れを制御する。一実施形態では、マスタコントローラ１１０とノード１２０、１３０、１４０の間の通信が、決められた最大待ち時間を有する。記憶ノード１２０、１３０、１４０は、チェーンメモリ構成によりマスタコントローラ１１０に結合することができる。 （もっと読む）

【課題】 メモリを搭載したプリント配線基板において、アドレス信号の波形歪や立ち上がり波形の鈍りが少ない実装方式を提供する。
【解決手段】 本発明は、少なくとも３つのメモリ素子とこれら３つのメモリ素子とデータを授受するバッファ素子との間を、前記メモリ素子のアドレス信号を伝送するアドレス信号線で結び、該アドレス信号線は、主線１０１Ｒから各メモリ素子に支線が分岐するスタブ構造を有するアドレス線配線構造に適用される。前記バッファ素子のアドレス端子の出力インピーダンスは、前記アドレス信号線の線路の特性インピーダンスよりも低い。また、前記バッファ素子から該バッファ素子に最も近い距離で支線が分岐する分岐点Ｓ１までの距離ＴＬ０は、前記分岐点Ｓ１から２番目に支線が分岐する分岐点Ｓ２までの距離ＴＬ１と等しいか、あるいは長い。更に、前記分岐点Ｓ２から３番目に支線が分岐する分岐点Ｓ３までの距離ＴＬ３は、前記距離ＴＬ０及びＴＬ１よりも長い。 （もっと読む）

コンピュータシステム構成要素(106)間の伝達のための光相互接続システム(100)が記載されている。該システムは、光学データ伝達経路(112)と、複数の光学タップ(116)とを備える。各光学タップ(116)は、それぞれのコンピュータシステム構成要素(106)を、該光学データ伝達経路(112)に光学的に結合させる。各光学タップ(116)は、該データ伝達経路(112)からか又は光源(210)から受け取った光学信号から、電力を分割して、その関連付けられたコンピュータ構成要素からのデータ信号を生成して、結果として別の光学信号を生成する。各光学タップ(116)が、反射率と透過率との間のそれぞれの電力比率関係に従って、光を分割する。該光学タップ(116)の該比率関係は、共に合わせて、コンピュータシステム構成要素(106)間において前記光相互接続システム(112)を横切る信号に、所定の通信信頼度の測定基準を提供する。
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【課題】ボード上の遅延の大小に関わらず、メモリが出力するストローブ信号を正しく受信クロックとして受け取れるメモリコントローラを提供する。
【解決手段】本発明のメモリ制御装置は、終端抵抗のオン／オフが可能である双方向バッファを有し、上記終端抵抗のプルアップ側とプルダウン側の抵抗値を異なる値に制御することが可能であり、上記双方向バッファがストローブ信号の送受信に用いられることを特徴とする。 （もっと読む）

【課題】正規の信号とノイズとを的確に識別して信頼性の高いデータ転送を実現する。
【解決手段】本発明のインタフェース回路は、第１の装置（例えば、ＣＰＵ１１）により生成されるクロックに同期して、第１の装置と、第２の装置（例えば、ＭＥＭ２０）との間で信号の送受信を行うインタフェース回路２２であって、クロックの位相を所定時間分遅延させる位相制御部（例えば、遅延素子２２１）と、位相制御部が出力するクロックに基づき、第２の装置により生成出力される信号が正規の同期信号であるか否かを判定したタイミング信号を生成する信号生成部（例えば、セットリセット端子付きＤタイプフリップフロップ２２２）と、により構成される。 （もっと読む）

【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

【課題】 信号品質の観点だけでＯＤＴを切替えると不要なＯＤＴの切替えが増えてしまい、結果的にメモリデバイスの消費電力を増やしてしまう。
【解決手段】 On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示すＯＤＴ制御情報を複数のメモリデバイスのそれぞれに対応して記憶するＯＤＴ制御レジスタ１０４，１０５と、複数のメモリデバイスのアクセス対象のメモリに対応するＯＤＴ制御情報に基づいて、複数のメモリデバイスのそれぞれのＯＤＴ機構を制御するＯＤＴ制御回路１１２とを有する。 （もっと読む）

【課題】１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンのアドレスバスのプルアップ抵抗による消費電力を低減する。
【解決手段】リセット信号がラッチ７に入力されると、そのローレベル出力によりトランジスタＴＲ0〜ＴＲ20がオンするので、バス２及びラインＬiはプルアップ抵抗ＲA0乃至ＲA20によりプルアップされる。アドレスデコーダ５で生成されたＣＳ信号がラッチ７に入力されると、ラッチ７のハイレベル出力によりトランジスタＴＲ0〜ＴＲ20がオフするので、バス２及びラインＬiは電源から切り離される。ＣＳ信号生成後はプルアップ抵抗ＲA0乃至ＲA20の電流は０になる。 （もっと読む）

高速双方向通信を制御するためのシステム（１０）は、例えばメモリコントローラなどのマスタデバイス（１００）に結合された、例えばメモリデバイス（４１０）などのスレーブデバイス（１１０）を有する。前記マスタデバイスは、前記マスタデバイスと前記スレーブデバイス間のデータ転送を制御するように構成されうる。前記マスタデバイスは、前記スレーブデバイスに１つ以上のクロック信号（１１８）を供給するように構成され、初期化モード中に前記マスタデバイスは前記１つ以上のクロック信号の位相アライメントを変更しうる。更に、前記マスタデバイスは、その後、前記スレーブデバイスから受信される情報に基づいて、前記マスタデバイスから送信するデータの位相アライメントを変更しうる。
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【課題】メモリ・システムにおいてパフォーマンス・モニタリングシステムおよび方法を提供する。
【解決手段】メモリ・システムは、メモリ・コントローラ、複数のメモリ・デバイス、メモリ・バス、およびメモリ・ハブ・デバイスを含む。メモリ・コントローラは、メモリ・アクセス要求を受信しそれらに応答する。メモリ・ハブ・デバイスは、アドレス情報、制御情報、およびデータ情報の１つ以上を、メモリ・バスを介してメモリ・ハブ・デバイスとメモリ・コントローラとの間で転送するためのメモリ・インタフェースを含む。メモリ・ハブ・デバイスは、メモリ・デバイスに接続するメモリ・デバイス・インタフェースも含む。メモリ・ハブ・デバイスは、システム動作中の規定時間間隔に亘って、メモリ・バスの利用、メモリ・デバイスの利用、およびパフォーマンス特性の１つ以上をモニタし報告するためのパフォーマンス・モニタをさらに含む。 （もっと読む）

【課題】 自動計算機のためのメモリ・システムを提供すること。
【解決手段】 メモリ・コントローラ及びアウトバウンド・リンクを含み、メモリ・コントローラがアウトバウンド・リンクに接続されている、メモリ・システムが開示される。アウトバウンド・リンクは、典型的には、メモリ・コントローラから第１のメモリ層内のメモリ・バッファ装置にメモリ信号を伝える幾つかの伝導経路と、第１のメモリ層内の少なくとも２つのメモリ・バッファ装置とを含む。第１のメモリ層内の各々のメモリ・バッファ装置は、典型的には、メモリ・コントローラからメモリ信号を受信するようにアウトバウンド・リンクに接続される。 （もっと読む）

【課題】高速メモリシステムにおける全てのメモリデバイスのシステムリードレイテンシーを均一化させるメモリデバイスを提供する。
【解決手段】高速メモリサブシステムにおいて、各メモリデバイスの最小デバイスリードレイテンシーの差と、メモリデバイスとメモリコントローラとの間の信号伝搬時間の差があるため、システムリードレイテンシーが大幅に変化する。そこで、各デバイスのシステムリードレイテンシーの差を比較し、全てのデバイスが同一のシステムリードレイテンシーを示すようにさせるデバイスシステムリードレイテンシーで、各メモリデバイスをオペレートさせることによって、 （もっと読む）

フラッシュメモリシステムは、システム・イン・パッケージ（ＳＩＰ）容器の中に実装されている。前記システムは、フラッシュメモリコントローラと複数のフラッシュメモリデバイスとを有する。単一パッケージまたはモジュールに適用されるＳＩＰは、多数の集積回路（チップ）を有する。フラッシュメモリコントローラは、ＳＩＰ内の複数のメモリデバイスと外部システムとをインタフェースするように構成されている。メモリデバイスは、デイジーチェインカスケード接続に構成されており、前記デイジーチェインカスケードを通じて転送されたコマンドを介してフラッシュメモリコントローラに制御される。
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