【課題】クロック選択回路の最終選択出力でのメタステーブルの障害の発生確率を低減する。
【解決手段】半導体集積回路に内蔵のクロック選択回路は、デコーダＤＥＣ、制御ユニットＣｎｔ、マルチプレクサＭｐｘを有する。ＤＥＣに選択信号ＳＥＬが供給され、Ｃｎｔに第１と第２のクロック信号ＣＫＩＮ０、１とデコーダＤＥＣの第１と第２の選択出力信号が供給され、ＭｐｘにＣｎｔの第１と第２の選択制御信号Ｑ´０、１が供給される。Ｃｎｔの第１と第２のゲートＡＮＤ０、１の一方の入力にＤＥＣの第１と第２の選択出力信号が供給される。第１ゲートＡＮＤ０の出力と第２ゲートＡＮＤ１の他方の入力の間に直列接続の第１と第２のＤ型フリップフロップＤ−ＦＦ０、２と、第２ゲートＡＮＤ１の出力と第１ゲートＡＮＤ０の他方の入力の間に直列接続の第３と第４のＤ型フリップフロップＤ−ＦＦ１、３を含む。 （もっと読む）

【課題】半導体集積回路の階層レイアウト設計において、タイミング収束を容易化すること。
【解決手段】第１ブロックは、第１クロック端子と第１フリップフロップを有し、第２ブロックは、第２クロック端子と第２フリップフロップを有する。クロック分配経路は、クロック分岐点から、第１クロック端子を通して第１フリップフロップへつながり、且つ、第２クロック端子を通して第２フリップフロップへつながる。データ経路は、第１フリップフロップのデータ出力端子から第２フリップフロップのデータ入力端子へつながる。本発明に係る設計方法は、（Ａ）製造ばらつきに起因するクロック分配経路におけるクロック信号の遅延変動を反映させながら、データ経路のスラックを算出するステップと、（Ｂ）算出されるスラックが増加するように、クロック分岐点、第１クロック端子及び第２クロック端子の位置を変更するステップ、とを含む。 （もっと読む）

【課題】インピーダンス整合のためのコストを増大させずに高周波クロック信号の伝送効率を高める。
【解決手段】一実施形態に係るクロック供給装置は、クロック信号を生成するクロックジェネレータ２１に接続される第１伝送線路Ｔ１と、このクロックジェネレータ２１の出力インピーダンスとは異なる入力インピーダンスを持つクロック供給先１２Ａに接続される第２伝送線路Ｔ２と、第１および第２伝送線路Ｔ１，Ｔ２を容量結合するキャパシタＣＰ１と、第１伝送線路Ｔ１上でクロック信号の反射を抑制するプルアップ抵抗ＲＰ１と、分圧で得られる電位をクロック信号の基準電位として第２伝送線路Ｔ２に印加する一対の分圧抵抗ＲＰ３，ＲＰ２とを備える。一対の分圧抵抗ＲＰ３，ＲＰ２は第２伝送線路Ｔ２上のインピーダンスをクロック供給先１２Ａの入力インピーダンスに整合させる抵抗比に設定される。 （もっと読む）

【課題】従来のクロックスキュー調整回路では、精度の高いクロックスキュー調整を行うことができないという問題があった。
【解決手段】本発明にかかるクロックスキュー自動調整回路は、クロックのドライブ能力を調整するクロックドライバ１０１と、クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路１０２と、前記計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路１０３と、を備える。このような回路構成により、精度の高いクロックスキュー調整を行うことができる。 （もっと読む）

【課題】消費電力とクロックスキューを最小限に抑える。
【解決手段】クロック分配回路は、クロック分配領域に格子状に配置され、クロックメッシュを駆動する複数のクロックドライバと、各クロックドライバに対して格子状に割り当てた分割領域毎に、クロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出して、ディジタルデータとして保持するクロックドライバ駆動力保持回路と、各分割領域内で必要なクロックドライバの駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化して、クロックドライバの駆動力を調整するクロックドライバ駆動力制御回路とを有する。 （もっと読む）

【課題】ＬＳＩ内部での動作モジュールの切り替え、動作周波数の変更時の急激な電流変動に伴うバウンスノイズにより、電源電圧を動作保証範囲内に抑える事が困難になってきている。また、ＬＳＩ外部の電圧測定結果に基づき、ＬＳＩの動作モジュール、周波数切り替え等を実施する事が可能であるが、パッケージの影響を受け、正確な電圧測定が困難となる。
【解決手段】半導体集積回路に集積され、電源電圧の特定時間内の最大電圧ないし最小電圧を測定する測定手段（０４２）と、この測定の結果を保持する測定結果保持手段（０４１）と、測定結果保持手段（０４１）から測定の結果を読み出すための読み出し手段とを備える。このような構成を備えることで、半導体集積回路内での動作モジュールの切り替え、動作周波数の変更時にも、ＬＳＩ電源電圧の変動を動作保証電圧範囲内に抑える事が可能となり、ＬＳＩの安定動作が可能となる。 （もっと読む）

【課題】互いに非同期で且つ周波数の異なるクロック信号を、ハザード及びデューティ比崩れのいずれも発生させずに切り替えられるようにする。
【解決手段】クロック信号に同期したマスク信号及び同期切り替え信号を切り替え信号に基づいて生成する信号同期生成手段１１０ａ及び１１０ｂと、クロック信号をマスク信号でマスクすることによりマスククロック信号を生成するクロック信号マスク手段１２０ａ及び１２０ｂと、第１及び第２の同期切り替え信号のうちのいずれかを選択切り替え信号として選択する同期切り替え信号選択手段１３０と、選択切り替え信号に基づいて第１及び第２のマスククロック信号のいずれかを選択（出力）クロック信号として選択するマスククロック信号選択手段１４０とを備える。 （もっと読む）

【課題】 積層された演算ＬＳＩ間の通信及び演算を同期化することで、システム全体の性能向上を図る。
【解決手段】 積層されたＣＯＭＬＳＩ及びＬＧＬＳＩ１は、水晶発振器クロック信号を逓倍するＰＬＬ、クロック信号を分配するクロックパルスジェネレータ、フリップフロップ回路を具備する。ＬＧＬＳＩ１は、クロック位相比較器（ＣＭＰ）、ディレイコントローラ（Ｄｅｌａｙ＿ＣＴＬ）、ディレイチェイン（Ｄｅｌａｙ＿Ｃｈａｉｎ）からなるＤＬＬ回路を具備する。ＣＯＭＬＳＩとＬＧＬＳＩ１の通信及び演算を同期させるため、ＣＯＭＬＳＩから同期用基準クロック信号が貫通電極（ＴＶＣＬＫ）を介してＬＧＬＳＩ１に送信される。ＤＬＬ回路により、ＬＧＬＳＩ１の内部クロック信号はＣＯＭＬＳＩから同期用基準クロック信号に同期する。 （もっと読む）

【課題】対象となる回路の制約を受けずに適用可能なゲーテッドクロック回路を提供すること。
【解決手段】入力回路３０への動作クロックＣＬＫ２の入力を制限するゲーテッドクロック回路１０であって、入力回路３０に入力される非同期信号ＡＳＹＮＣと次クロックにおいて入力回路３０に入力される次信号ＤＡＴＡとの排他的論理和の信号を出力するＸＯＲ１０１と、ＸＯＲ１０１の出力信号を、ＣＬＫ２に応じて出力するＬＡＴ１０２及びＣＧＦＦ１０３と、ＣＧＦＦ１０３の出力とＣＬＫ２の論理積であるゲーテッドクロック信号ＧＣＬＫを出力するＡＮＤ１０４を含む。 （もっと読む）

【課題】クロックストレッチすることなく外部機器とＩ２Ｃ通信を行うことができる光データリンクを提供する。
【解決手段】シリアルクロック線（ＳＣＬ）におけるシリアルクロック信号ＳＣＬのレベルがＨレベルの時に、シリアルデータ線（ＳＤＡ）におけるシリアルデータ信号ＳＤＡのレベルがＨレベルからＬレベルに変化したことを検知すると、内部機器１２’の動作クロック速度を上げ、高速な実行が必要な処理を完了した時点で内部機器１２’の動作クロック速度を元の状態に下げる動作クロック速度制御部１３を備えている。 （もっと読む）

【課題】広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現。
【解決手段】基準クロックを第１の個数の電圧制御遅延素子１２−1〜１２−Ｎで遅延させて第１の遅延クロックを生成し、第２の個数の電圧制御遅延素子１２−1〜１２−Ｋで遅延させて第２の遅延クロックを生成する遅延部１１と、前記基準クロックの位相と前記第１の遅延クロックの位相とを比較する位相比較部２１と、遅延制御電流を出力するチャージポンプ２２と、遅延制御部２３と、前記基準クロックの位相と前記第２の遅延クロックの位相とを比較し、前記基準クロックと前記第１の遅延クロックとの位相差を判定する判定部１３ａと、前記位相差が閾値より大きい場合、前記遅延制御電流が第１の値になり、前記閾値以下の場合、前記第１の値より小さい第２の値になるように制御するチャージ制御部１３ｂとを備える。 （もっと読む）

【課題】処理装置と同期式メモリの間のＡＣタイミング条件を緩和することができるメモリアクセス制御回路等を提供する。
【解決手段】プロセッサ１の基準クロック信号ＣＬＫは位相調整部１０，２０に与えられ、それぞれ位相の遅れたクロック信号ＣＫＤと位相の進んだクロック信号ＣＫＬが生成される。クロック制御部３０は、プロセッサ１からデータの読み出し要求が行われると、クロック信号ＣＫＬを選択してクロック信号ＣＫを同期式ＳＲＡＭ２へ与えると共に、データ制御部４０へ出力する。データ制御部４０は、位相の進んだクロック信号ＣＫに同期して同期式ＳＲＡＭ２から読み出されたデータ信号ＤＴ２を、このクロック信号ＣＫに同期してデータ信号ＤＴ１としてプロセッサ１へ出力する。一方、同期式ＳＲＡＭ２へのデータ書き込み動作は、位相の遅れたクロック信号ＣＫＤに同期して行われる。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）

【課題】チップ外に出力されるクロック信号と、チップ内のクロック信号との間の位相差を低減する。
【解決手段】第１クロック信号を発生可能な発振器（１０１）と、上記第１クロック信号とフィードバック信号との位相比較を行い、それに基づいて第２クロック信号を形成するＰＬＬ回路（１０２）とを設ける。さらに、上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号（ＣＬＫ（φ））とを形成するクロックパルスジェネレータ（１０３）と、クロック遅延補正データが格納されるクロック遅延補正データ記憶部（１０５）とを設ける。上記ＰＬＬ回路に、上記フィードバック信号を補正するための可変ディレイ回路（１３）を設け、上記位相差低減のためのクロック遅延補正を行う。 （もっと読む）

【課題】簡略な構造で、クロック周期以上の遅延に対しても安定したアクセスを実現する同期メモリアクセス調整回路及び調整方法を提供する。
【解決手段】クロック信号３０に同期して動作する同期メモリ２にアクセスする同期メモリアクセス調整回路１において、同期メモリ２にデータ読み出し、書き込みのアクセスのために与えるクロック信号３１を位相遅延調整するための第１の遅延回路１６と、前記アクセス後に同期メモリ２から出力される読み出しデータ４６を取り込むためのクロック信号３２を位相遅延調整するための第２の遅延回路１７と、同期メモリ２から出力される読み出しデータ４６をサイクル遅延調整するためのファーストインファーストアウト回路１２とを備える。 （もっと読む）

【課題】半導体集積回路におけるクロック信号の供給において、回路全体を通しクロックラインを短縮し得る構成を提供することを目的とする。
【解決手段】回路素子のグループ間で回路素子の交換、移動を実行し、当該実行の前後でグループごとに回路素子の位置と中心位置との距離の合計し更に全グループについて合計した値が減少する場合には当該実行後のグループを維持し減少しない場合には当該実行前のグループを維持する最適化を実行する構成である。 （もっと読む）

【課題】メモリ側の多相クロックのずれを補正する。
【解決手段】複数のデータ入出力端子に接続されたデータ入力回路とデータ出力回路とを備えた半導体装置であって、データ入力回路あるいはデータ出力回路の少なくとも一方が、データを取り込むタイミング信号となる位相の異なる多相クロック信号によりデータを取り込み、データを取り込む有効範囲が多相クロック信号ごとにほぼ均一になるように調整する。本発明によれば、入力あるいは出力タイミング信号である多相クロック信号を個別に調整することにより、データのウィンドウ幅を均一にすることができるため、半導体装置の特性を改善することができる。 （もっと読む）

【課題】半導体装置の製造ばらつきや経年劣化に起因するクロックスキューを補正することができる半導体装置を提供する。
【解決手段】スキュー検出部６は、スキューを検出するための少なくとも１個のクリティカルパス７又はレーシングパス７を含む。クロック調整部５は、スキュー検出部６により検出されたスキューに基づいて、ディレイの設定値を設定する。クロックセル４は、ディレイの設定値に応じて、第１のクロックのディレイを調整して、第２のクロックとして出力する。 （もっと読む）

【課題】外部発振子を用いずとも、継続して逓倍クロック信号を生成出力できるクロック信号出力回路を提供する。
【解決手段】記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。したがって、外部発振子３を発振動作させて基準クロック信号を常時得る必要がなくなる。 （もっと読む）

【課題】高精度な同期特性を有するＤＬＬ回路を提供する。
【解決手段】第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備する。 （もっと読む）