【課題】高精度な高速クロック信号で動作する主制御回路部との間で相互交信する監視制御回路部を安価低精度な中速クロック信号で動作させ、相互に独立して動作可能な電子制御装置を得る。
【解決手段】高精度な高速クロック信号ＣＬＫ０によって動作する主制御回路部２０Ａは、分周された中速の通信同期信号ＣＬＫ１を監視制御回路部３０Ａに供給する。監視制御回路部３０Ａは、中速クロック信号ＣＬＫ２によって動作して主制御回路部２０Ａの制御動作を監視する。監視制御回路部３０Ａ内の誤差測定回路３００Ａは、通信同期信号ＣＬＫ１の信号周期Ｔ１と中速クロック信号ＣＬＫ２の通信周期Ｔ２との比率である誤差補正係数Ｋｎを算出する。算出された誤差補正係数Ｋｎの値は、主制御回路部２０Ａによって逆監視されている。これにより、主制御回路部２０Ａの応答遅延異常の判定精度を向上させることができる。 （もっと読む）

集積回路（ＩＣ）内のデューティサイクルの歪みを補正するための回路および方法が、開示される。ＩＣは、クロック信号を受信するように連結されるスプリッタ回路を含む。クロック信号は、２つの異なるクロック信号に分割される。クロック信号のうちの１つは、他方の反転したバージョンである。遅延回路は、クロック信号の各々に連結される。遅延回路の各々は、対応するクロック信号の遅延したバージョンを発生させる。補正器回路は、クロック信号の遅延したバージョンの両方を受信するように連結される。補正器回路は、補正されたデューティサイクルを有するクロック出力信号を発生させる。
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【課題】半導体集積回路のＣＴＳにおいて、クロック遅延時間を削減すること。
【解決手段】ＣＴＳ装置は、クロックドメインに接続された複数のフリップフロップの重心座標を求め、求めた重心座標と各フリップフロップとの距離を算出し、重心座標から遠いフリップフロップから順に、重心座標からのクロックラインにおける遅延時間をクロック遅延時間として算出し、前段のフリップフロップとの距離を求め、求めた距離からデータパスにおける遅延時間をデータ遅延時間として算出し、クロック遅延時間とデータ遅延時間との和がクロックドメインのクロックの１周期よりも長いフリップフロップを選択し、選択されたフリップフロップと前段のフリップフロップとのデータパスがフォルスであると判定された場合には、選択されたフリップフロップをスキュー調整の対象外としてクロックツリーを合成する。 （もっと読む）

【課題】製造バラつきの下で、クロックスキューの最小化しつつ、クロック信号部での消費電力を最小化する半導体集積回路の設計方法、設計装置および、コンピュータプログラムを提供する。
【解決手段】メッシュ配線構造を駆動するバッファツリーを生成するグローバルクロック構造生成部１０４と、クロック素子の配置分布とクロックゲーティング構造を考慮してクラスタを生成するクロック素子クラスタ生成部１０６と、そのクラスタに含まれるクロック素子が属するゲーティッド回路にクロック信号を分配するゲーティングセルを複製して、クラスタを駆動するゲーティングセルとして挿入するゲーティングセル複製・挿入部１０７と、ローカルクロック構造生成部１０９と、タイミング解析結果に基づき、クロック素子クラスタを駆動するゲーティングセルの駆動能力を調整するゲーティングセル駆動能力調整部１１１と、を備える。 （もっと読む）

【課題】 温度条件が変化しても停止電圧との適切な電位差を保ち低消費電力を実現する集積回路装置等を提供する。
【解決手段】 集積回路装置１であって、第１の振幅と比べて、入力された発振信号４００の振幅の方が大きい場合に、第１の矩形波信号４０８を出力する第１の矩形波信号生成部１１と、前記第１の振幅よりも大きな第２の振幅と比べて、前記発振信号４００の振幅の方が大きい場合に、第２の矩形波信号４０２を出力する第２の矩形波信号生成部１２を含む。 （もっと読む）

【課題】本発明は動的バスクロックを制御するための装置及び方法に関する。
【解決手段】本発明による動作バスクロックを制御するための装置は、少なくとも一つのマスターモジュールと、少なくとも一つのスレーブモジュールと、前記少なくとも一つのマスターモジュールと前記少なくとも一つのスレーブモジュールが送受信するデータを媒介するバスと、前記少なくとも一つのマスターモジュールの動作情報（Ａｃｔｉｖｉｔｙ）を考慮してバスクロックの周波数を決定するバス周波数制御機と、前記バス周波数制御機で決定した周波数を発生させて生成したクロックを前記少なくとも一つのマスターモジュールと前記少なくとも一つのスレーブモジュール及び前記バスに提供するクロック発生器と、を含む。 （もっと読む）

【課題】複数の回路に接続されることにより共用される共用回路を有する集積回路において、接続される回路の切り替えが起こった場合においてもデータの損失を低減できる集積回路及びこの集積回路を有する電子機器を提供することを目的とする。
【解決手段】本発明にかかる集積回路は、複数の他の回路に接続可能な共用回路を備え、共用回路は、接続されている回路のクロックと同一のクロックで動作する。また、本発明にかかる電子機器は、本発明にかかる集積回路と、共用回路に接続する回路を切り替える際に、本発明にかかる集積回路に供給するクロックを一旦停止し、本発明にかかる集積回路が動作するクロックを前記共用回路に新たに接続される回路のクロックに切り替えた後に、本発明にかかる集積回路へのクロックの供給を再開する制御部と、を備える。 （もっと読む）

【課題】 デジタル回路間におけるクロックスキューを調整することができる電子機器を安価に提供することを目的とする。
【解決手段】 第１クロック信号ＣＫ１を遅延させて第２クロック信号を生成する位相調整回路１２と、第１クロック信号ＣＫ１に同期して動作する制御回路１５と、第２クロック信号ＣＫ２に同期して動作し、制御回路１５との間でデータ入出力を行う制御回路２５と、制御回路１５，２５間の同期を判定する同期判定部１５３と、この判定結果に基づいて第２クロック信号ＣＫ２の遅延量を決定する遅延量制御部１４１とを備えている。位相調整回路１２は、第１クロック信号ＣＫ１を遅延させるゲート回路１２０と、上記遅延量に基づく電源電圧をゲート回路１２０に供給する電源供給回路１２１とを備え、ゲート回路１２０の電源電圧を変化させることにより、制御回路１５，２５間のクロックスキューを抑制する。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。このアーキテクチャにより、選択的にイネーブルされるフリップフロップの導入によって、複数のクロック周波数での共振クロック分配ネットワークのエネルギ効率の良い作動が可能になる。提示されたアーキテクチャは、主として一体化インダクタを有する共振クロックネットワーク設計を目的としており、インダクタのオーバヘッドが出現しない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

【課題】 ＣＰＵのスリープ状態時に、ＣＲ発振回路が生成する低速且つ周波数ばらつきの大きいクロックに基づき動作する起動タイマを備えるマイクロコンピュータにおいて、正確なスリープ期間を判定することができる半導体集積回路を提供する。
【解決手段】 ＣＲ発振回路が生成するクロックを、分周比が選択可能な分周回路に入力し、分周比を設定するとともに、水晶発振回路が生成するクロックにより基準期間信号を生成し、分周回路からのクロック信号出力の１周期と、基準期間信号との比から、起動時間設定レジスタ値の補正を行う手段を備える。 （もっと読む）

【課題】クロック生成回路において、カウンタ回路のスタックやロック動作の遅延を防止する。
【解決手段】位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。サンプリング回路１３０は、サンプリング周期内に位相判定信号ＰＤ０の論理レベルが変化した場合に位相判定信号ＰＤ２を固定する連続判定回路１３２と、位相判定信号ＰＤ１がハイレベルを示すまで位相判定信号ＰＤ２をハイレベルに固定する初期動作回路１３３と、位相判定信号ＰＤ１がハイレベルを示した後、連続判定回路１３２の動作を無効化する無効化回路１３４とを備える。 （もっと読む）

【課題】独立してクロック信号の供給と遮断が行われる領域を有する半導体集積回路において、クロックスキューを低減し、かつ、消費電力を低減すること
【解決手段】本発明にかかる半導体集積回路１は、クロック信号が供給される第１の配線と、第１の配線に供給されるクロック信号とは独立して供給と遮断とが切り替えられてクロック信号が供給される第２の配線と、第１の配線からクロック信号が供給される第１のメッシュ形状配線を有する第１の領域と、第２の配線からクロック信号が供給される第２のメッシュ形状配線を有する第２の領域と、第１のメッシュ形状配線と第２のメッシュ形状配線の間の信号の導通と遮断を切り替え可能な切り替え回路とを備える。 （もっと読む）

【課題】高速で動作する半導体装置において求められるクロック整列トレーニング動作を提供すること。
【解決手段】システムクロック及びデータクロックを受信するクロック入力部３００と、データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて、それを反転するか否かを決定するクロック分周部３２０と、データ分周クロックに応じて、各々所定大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割部３３０と、データ分周クロックがトグルするか否かによって、分周制御信号の論理レベル変動可能期間を調整する論理レベル変動制御部３９０と、論理レベル変動可能期間に多重位相データ分周クロックのうち、所定の選択クロックの位相を基準としてシステムクロックの位相を検出して、分周制御信号のレベルを決定する第１の位相検出部３５０とを備える。 （もっと読む）

【課題】マスクデータの変更をせずに複数のデフォルト値を設定する。
【解決手段】半導体装置８０には、ｎ個のデフォルト値設定回路が並列に配置される。ｎ個のデフォルト値設定回路には、デフォルト値設定部２、デフォルト値設定部３、及びマルチプレクサＭＵＸ１がそれぞれ設けられる。デフォルト値設定部２は低電位側電源ＶＳＳ電圧（ローレベル）を設定し、デフォルト値設定部３は高電位側電源ＶＤＤ電圧（ハイレベル）を設定する。マルチプレクサＭＵＸ１は、デフォルト値設定部２及び３の値が入力され、モード選択信号Ｓｍｓにより１ビットのデフォルト値を生成する。ｎ個のデフォルト値設定回路はＮビットのデフォルト値を生成する。 （もっと読む）

【課題】周辺の環境に応じた処理速度で、各種処理を実行することが出来る制御装置を提供する。
【解決手段】マイコン１１とフラッシュＲＯＭ２１との間でデータの授受を行う前に、クロック信号の最適化処理を行い、演算処理部１２により、クロック生成部１３で生成されるクロック信号の周期を縮小（周波数を高く）しながら、ベリファイを繰り返し実行する。そして、ベリファイの結果にエラーが出た場合は、動作周波数をエラーが出る直前の動作周波数（最適周波数）に戻してクロック信号を生成し、当該クロック信号に基づいて、演算処理部１２が、マイコン１１とフラッシュＲＯＭ２１との間におけるデータの授受動作を実行したり、その他各種の処理動作を実行したりする。 （もっと読む）

【課題】周波数の即時調整が可能な節電型トリガー制御装置及びその方法を提供する。
【解決手段】本発明に係る装置は、少なくとも２つの信号入力端を有する信号制御ユニットと、計数制御ユニットと、クロック生成器と、からなる。２つの信号入力端はそれぞれ、トリガー回数を受信し、その後対応する回数の周波数逓増トリガー信号又は周波数逓減トリガー信号を生成する。計数制御ユニットにより受信した周波数逓増トリガー信号及び周波数逓減トリガー信号を計数する。クロック生成器により計数した周波数逓増トリガー信号又は周波数逓減トリガー信号の回数に基づき、出力周波数を線形逓増又は逓減する。本発明の装置は更に、電源コントローラーを有し、出力電圧を調整する。本発明は、システムのいかなる状態下でも、外部の制御により即時にシステムの周波数／電圧を線形調整でき、節電目的が達成される。 （もっと読む）

【課題】外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。
【解決手段】ＤＬＬ回路１は、制御部１０と、第１および第２のノードＮＤ（０），ＮＤ（ｎ）間に直列接続されたｎ個（ｎは２以上の整数）の遅延部Ｄ（１）〜Ｄ（ｎ）とを含む。第１のノードＮＤ（０）には外部クロック信号ＣＬＫＩＮが入力される。制御部１０は、ｎ個の遅延部Ｄ（１）〜Ｄ（ｎ）のうち所定の２個の遅延部Ｄ（４），Ｄ（ｎ）の出力信号ＣＬＫＡ，ＣＬＫＢの位相差に応じた制御電圧ＶＣを出力する。各遅延部Ｄは互いに同一の構成を有し、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する遅延バッファＩと、遅延バッファＩの出力を電源電圧の振幅を有する矩形波に整形して出力する整形バッファＪとを含む。遅延部Ｄ（４）〜Ｄ（ｎ）の出力信号が遅延クロック信号として用いられる。 （もっと読む）

【課題】遅延時間の大きな信号の状態が変化した後または前後でクロック信号を停止あるいは周波数を低くするクロック制御回路を提供する。
【解決手段】このクロック制御回路は、クロック信号の供給を停止するゲート回路１と、リセット信号に応答して、ゲート回路１によってクロック信号の供給を停止させるとともに、リセット信号に応答して論理レベルが変化する内部リセット信号を生成し、内部リセット信号の論理レベルが変化する前後でクロック信号の供給を停止させるゲート制御回路１３とを備える。したがって、フリップフロップ２１〜２５の誤動作を防止できる。 （もっと読む）

【課題】デスキュー後のデータの遅延時間を一定範囲に保ち、また、消費電力を低減することができるデスキュー回路を得ること。
【解決手段】データ信号にチェックコードを付加してパラレル信号に変換する伝送データ送信処理回路１と、パラレル信号に対してそれぞれ遅延時間を付加する遅延回路２−１〜２−ｎと、遅延付加信号のチェックコードに基づいて受信品質を求める伝送データ受信処理回路３と、受信品質に基づいて、パラレル信号ごとの付加すべき遅延時間の最適値を求め、また、付加できる遅延時間の最大値または最小値が、設定遅延時間の最大値または最小値となるよう各最適値に一定の値を一括して加算または減算を行って設定遅延時間を求め、パラレル信号ごとの設定遅延時間を遅延回路２−１〜２−ｎへ指示する遅延時間最適化制御回路４と、を備える。 （もっと読む）

【課題】入力クロック信号の立ち下がりの際に、出力クロック信号の立ち上げを可能とし、入力クロック信号を任意の有理数で表わされる分周比にて分周した出力クロック信号を得ること。
【解決手段】本発明は、演算器１１、演算器１２ａ、比較器１０８とを少なくとも備える。分子設定値１１２を分母設定値１１１で除した値である分周比で入力クロック信号１０９を分周する。演算器１１は、入力クロック信号１０９に同期して入力信号の値を記録する。そして、生成した演算器出力値１２０を入力クロック信号１０９に応じて出力する。演算器１２ａは、演算器出力値１２０を出力する。比較器１０８は、演算器出力値１２０が分子設定値１１２と比較してハイ信号またはロウ信号を出力クロック信号１２１として出力する。演算器出力値１２０は帰還して演算器１１に入力される。 （もっと読む）