【課題】本発明は、コンデンサ内蔵基板の製造後の検査を容易に実行することが可能となる電気部品内蔵基板の検査方法および電気部品内蔵基板の構造を提供することを目的とする。
【解決手段】少なくとも二つ以上のコンデンサ（Ｃ１、Ｃ２）を内蔵する電気部品内蔵基板（１）の電気部品接続検査方法であって、コンデンサ（Ｃ１、Ｃ２）の一端（Ｃ１ａ、Ｃ２ａ）が電気部品内蔵基板（１）の共通の電源パターン（ＶＰ）に接続され、コンデンサ（Ｃ１、Ｃ２、）の他の一端（Ｃ１ｂ、Ｃ２ｂ）が電気部品内蔵基板（１）の共通の接地パターン（ＧＰ）に接続され、コンデンサ（Ｃ１、Ｃ２）、共通の電源パターン（ＶＰ）、及び、共通の接地パターン（ＧＰ）のインダクタンスとの合成インピーダンスによって規定される時定数によって分離される各々の共振周波数を計測用周波数としたインピーダンス計測を行うことで個別に内蔵部品の電気的接続検査を行う。 （もっと読む）

【課題】電子回路やその周辺に位置する信号ラインに対して影響を及ぼすノイズを十分に抑制する又は遮断することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電子部品内蔵モジュールを提供する。
【解決手段】電子部品内蔵モジュールとしてのＤＣＤＣコンバータ１は、ＩＣチップ７等が内蔵された電子部品内蔵基板２と、その上に載置されたインダクタ８等とを備えるものである。この電子部品内蔵基板２の内部には、ＤＣＤＣコンバータ１の出力信号を監視するフィードバック用の信号ラインである配線パターン３２Ｆが、電子部品内蔵基板２の面方向において、ＩＣチップ７の実装領域と重なり合うように配置されている。これにより、インダクタ８からの漏れ磁束がシールドされ、ＩＣチップ７の安定な動作が確保されるので、ＤＣＤＣコンバータ１の誤動作を防止することができる。 （もっと読む）

【課題】大型化が容易であり、かつ配線導体層の狭ピッチ化においても有効な多層基板を提供する。
【解決手段】絶縁層１と配線導体層２とが積層され、上下の配線導体層２同士が貫通導体３を介して電気的に接続されてなる複数の多層配線基板４が配列された多層配線基板集合体Ｔと、絶縁基板５の上面から下面にかけて導体６が形成されてなる複数の回路基板７が縦横の並びに配列されて、多層基板集合体Ｔの上面に積層された回路基板集合体Ｋとを備え、隣り合う多層配線基板４間に跨って回路基板７が重ねられて多層配線基板集合体Ｔと回路基板集合体Ｋとが一体的に接合されており、配線導体層２と導体６とが電気的に接続されている多層基板である。隣り合う多層配線基板４間に跨って接合された回路基板７の集合体Ｋによって一体化され、回路基板７の反り等を抑制することができるため、大型化および配線導体層２の狭ピッチ化に有効な多層基板を提供できる。 （もっと読む）

【課題】未硬化状態でのハンドリング性が高く、比誘電率が低い硬化物を得ることができる絶縁シート及び積層構造体を提供する。
【解決手段】本発明に係る絶縁シートは、重量平均分子量が１万以上であるポリマーと、ビニルベンジルエーテル基を有する硬化性化合物と、硬化剤と、フィラーとを含有する。本発明に係る積層構造体１は、少なくとも一方の面に第１の導体層２ｂを有し、かつ貫通孔又は一方の面に凹部を有する基板２と、基板２の一方の面又は両方の面に積層された絶縁層３，４と、絶縁層３，４の基板２が積層された面とは反対側の面に積層された第２の導体層５，８又は回路基板とを備える。絶縁層３，４が上記絶縁シートを硬化させることにより形成されている。 （もっと読む）

本開示のいろいろな態様による装置を開示する。該装置は、システムオンパッケージアーキテクチャを含むスモールフォームファクタモバイルプラットフォームを有し、前記システムオンパッケージアーキテクチャはレイヤのスタックとして構成され、該レイヤのスタックは、第１の形状適合材料を有する第１レイヤと、第２の形状適合材料を有する第２レイヤと、第３の材料を有する第３レイヤと、前記レイヤのスタック中に組み込まれた１つ以上の電子コンポーネントとを有し、前記第１の形状適合材料、前記第２の形状適合材料、又は両方は、高周波数信号をルーティングできるように構成される。
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【課題】 半導体装置のインターポーザ基板内部に設けられた電源パターンに、ＧＮＤ用スルーホール、信号用スルーホール等によりに、インピーダンスが上昇するため、許容電流量を上げることができない。
【解決手段】 半導体装置に設けられた、電源用端子、グラウンド用端子、信号用端子からなる接続用端子のうち、電源用端子はすべて１つの電源領域に配置されており、電源領域には、電源用端子のみが設ける。これによりインターポーザ基板内部に設けられた電源層に不要なスルーホールを空けることがなく、インピーダンスの上昇を抑制できる。 （もっと読む）

【課題】未硬化状態でのハンドリング性が高く、比誘電率が低い硬化物を得ることができる絶縁シート及び積層構造体を提供する。
【解決手段】本発明に係る絶縁シートは、重量平均分子量が１万以上であるポリマーと、エポキシ基又はオキセタン基を有する硬化性化合物と、シアネート当量が５０〜２００であり、かつシアナト基を有するシアネート化合物と、硬化剤と、フィラーとを含有する。本発明に係る積層構造体１は、少なくとも一方の面に第１の導体層２ｂを有し、かつ貫通孔又は一方の面に凹部を有する基板２と、基板２の一方の面又は両方の面に積層された絶縁層３，４と、絶縁層３，４の基板２が積層された面とは反対側の面に積層された第２の導体層５，８又は回路基板とを備える。絶縁層３，４が上記絶縁シートを硬化させることにより形成されている。 （もっと読む）

基板に配置されたビア構造のシステム。当該システムは、基板に配置された外側導電層と、内側絶縁層と、内側導電層とを備える第１ビア構造を有する。外側導電層は内側絶縁層と基板とを分離し、内側絶縁層は内側導電層と外側導電層とを分離する。第１相補的対の第１信号が内側導電層を通過し、第１相補的対の第２信号が外側導電層を通過する。別の実施形態では、電子基板にビア構造を形成する方法が提供される。
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【課題】多信号系のレイアウトスペースを十分に確保しつつ、電源供給系の電源ノイズを低減すること。
【解決手段】電源電圧が印加される電源プレーンを電源電極に電気的に接続する電源ビア４４が通過する配線層５２は、電源ビア４４を取り囲む格子状グランドプレーン５１が形成されている。格子状グランドプレーン５１の全部は、グランドビア４５を介して、グランドプレーンに電気的に接続されている。このとき、半導体装置１は、電源ビア４４と格子状グランドプレーン５１とは、強い相互インピーダンスをもち、電源の実効インピーダンスを著しく低減させ、電源ノイズを低減することができる。 （もっと読む）

【課題】製造コストの増大を抑制でき、かつ、微細配線に対応可能な配線基板及びその製造方法並びに前記配線基板を有する半導体パッケージを提供する。
【解決手段】本配線基板は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対側に位置する裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、前記シリコン基板の前記裏面は、前記セラミック基板の前記一方の面に陽極接合され、前記シリコン基板の前記ビアフィルは、前記セラミック基板の前記電極と直接接合されている。 （もっと読む）

【課題】一体的に形成されたパッド及び導電性ブロックを有する回路基板を提供する。
【解決手段】本発明の回路基板は、基層１１０と、内側パッド１２２を有し、前記基層上に配置されるパターン形成された導電層１２０と、前記基層上に配置され、前記パターン形成された導電を覆う誘電体層１３０と、前記誘電体層上の配置される外側パッド１４４と、前記誘電体層を貫通し、前記外側パッドと前記内側パッドとの間を電気的に接続する導電性ブロック１４２とを含み、前記外側パッド１４４と前記導電性ブロック１４２とが一体的に形成されている。外側パッド１４４の表面処理後に、外側パッド１４４上に金属不動態化層１９０を形成する。 （もっと読む）

【課題】積層構造を有するプリント回路板における各層間の内層ずれをより高精度に検出することができるプリント回路板及びプリント回路板を備えた電子機器を提供することを目的とする。
【解決手段】
多層プリント回路板８は、複数の絶縁層１４が積層され、半円状穴１０及び外層スルーホール１１が設けられている。半円状穴１０は、多層プリント回路板８の端部を切り欠いて設けられている。外層スルーホール１１は、孔内の壁面が導体で覆われている。絶縁層１４間に設けられる検出クーポン９は、外層スルーホール１１の導体と接続し、半円状穴１０とクリアランス１２を離している。 （もっと読む）

【課題】電極パターンの位置精度を向上することができるセラミック基板の製造方法を提供する。
【解決手段】
本発明に係るセラミック基板の製造方法は、あらかじめ先行セラミック基板を作製し、先行セラミック基板を作製する工程までの先行セラミック基板と先行電極パターンの変形度を把握しておく。そして、セラミックグリーンシートに、先行セラミック基板と先行電極パターンの変形度から計算した電極パターンを形成することで、電極パターンの位置精度を向上することができる。 （もっと読む）

【課題】半導体素子を埋め込み実装した配線基板を製造するにあたり、半導体素子の無駄を無くし、歩留りの向上を図ること。
【解決手段】半導体素子２１を絶縁層２３で被覆した半導体素子封止基板２０Ａを作製する一方で、これとは別工程で、再配線層を積層した再配線基板３０Ａを作製する。次に、半導体素子封止基板２０Ａと再配線基板３０Ａとを、半導体素子２１の電極端子２２と最外層の再配線層上の対応する導電性バンプ３５とが対向するよう位置合わせして積層し、電極端子２２と導電性バンプ３５とを接続する。 （もっと読む）

【課題】導電性ペーストを充填したインナーバイアホールと内層導体回路及び外層導体回路との位置ズレ量が低減可能である多層プリント配線板を実現し、多層プリント配線板の製造工程の歩留まりを向上させる多層プリント配線板の製造方法を提供することを目的とする。
【解決手段】内層コア基板と層間接着シートと銅箔とが積層された多層の銅張積層板の表面上の四角形領域に、Ｘ線投影画像として内層コア基板に形成されたＸ線認識用ランドとＸ線認識用導通孔、および層間接着シートに形成されたＸ線認識用インナーバイアホールが投影される多層プリント配線板の位置認識マークを用いて位置認識し、多層プリント配線板を製造する。 （もっと読む）

【課題】 セラミックからなる絶縁層と配線導体とを交互に積層した積層体において、焼成時あるいは、その後の熱などの外的要因が発生した時に生じる積層体の内部応力を緩和することで、絶縁層に発生するクラック等の構造欠陥を防ぐとともに、電気的特性のばらつきを抑える。
【解決手段】 積層体を製造する過程で、脱バインダ工程の焼成温度が２５０℃から３５０℃までの間の昇温速度を０．２０〜０．５５℃／ｍｉｎとする。さらに、スルーホール内に充填する導電ペースト中の有機ビヒクルの割合を６．５〜１０．５ｗｔ％とする。これにより、スルーホール導体内に空洞を形成する。 （もっと読む）

【課題】離型フィルム上に形成される絶縁層のクラックの発生、および基板製造工程中の離型フィルムの分離を防止し、製造歩留まりを向上させる。
【解決手段】離型フィルム１１及び第１の絶縁層１２が順次積層された一対の原資材１０と接着層２０とをそれぞれ準備するステップと、該一対の原資材１Oを該離型フィルム１１が内層へ向かうように互いに対向させて該接着層２０に埋め込むステップと、該第１の絶縁層１２上に、ビアが内部に貫設されており、上面に該ビアと接続された回路パターンが設けられた第２の絶縁層３２を形成するステップと、該第２及び第１の絶縁層３２、１２、該離型フィルム１１及び該接着層２０の縁部を切断するステップと、該第１の絶縁層１２から該離型フィルム１１を除去するステップとを含む。 （もっと読む）

【課題】 小型化が容易であり、電子部品の複数の電極のそれぞれに対応した静電容量のコンデンサを接続させることも容易な配線基板、およびその製造方法を提供する。
【解決手段】 厚み方向に貫通する貫通孔３を有する絶縁基板１と、貫通孔３の内側面に被着された接地導体層４と、接地導体層４の表面に接合時に流動性を有する導電性接合材を固化させてなる接合層５を介して被着された導体層からなる第１電極６と、貫通孔３内の第１電極６の内側に第１電極６との間に誘電体層７を介して配置された柱状の導体からなる第２電極８とを備える配線基板である。コンデンサ素子を搭載するスペースが不要であるため小型化が容易であり、誘電体層７の厚さの調整等により、電子部品の複数の電極に対応した静電容量を有する複数のコンデンサを絶縁基板１に配置することも容易である。 （もっと読む）

【課題】リジッド領域とフレキシブル領域との境界において破損が発生することを抑制できる回路基板を提供する。
【解決手段】本体１１は、可撓性材料からなる複数のフレキシブルシート２６が積層されて構成され、かつ、リジッド領域Ｒ１，Ｒ２及びリジッド領域Ｒ１，Ｒ２よりも変形しやすいフレキシブル領域Ｆ１を有している。回路Ｃは、本体１１に設けられている導体により構成されている。フレキシブルシート２６のフレキシブル領域Ｆ１においてリジッド領域Ｒ１，Ｒ２と隣接している隣接部Ｐ１，Ｐ３には、多数の空孔が設けられている。 （もっと読む）

【課題】 熱膨張率の不整合を解消した配線基板を提供することを課題とする。
【解決手段】 配線基板２は半導体チップ４が搭載された状態で有機基板６に接続される。複数の第１の層２０−１，２０−２，２０−３は、半導体チップと同じ熱膨張率を有する材料で形成される。複数の第２の層２２−１，２２−２，２２−３は、有機基板６と同じ熱膨張率を有する有機材料で形成される。第１の層は互いに異なる厚みを有し、且つ第２の層は互いに異なる厚みを有する。第１の層と第２の層は一層ずつ交互に積層されて積層体を形成する。半導体チップ４から有機基板６に向けて第１の層の厚みは減少する。有機基板６から半導体チップ４に向けて第２の層の厚みは減少する。 （もっと読む）