【課題】粒子が重なり合うことなく単層配列で存在し、被処理物が大面積であっても品質にバラツキが生じ難く、且つ高速に凹凸加工を施すことができ、量産性及び低コスト化に優れた表面処理用マスク及びその製造方法、表面処理方法並びに当該表面処理方法により処理された基板を持つ光学デバイスを提供すること。また、粒子が重なり合うことなく単層配列して存在した粒子含有フィルム及びその製造方法を提供すること。
【解決手段】フィルムマスクを被処理物表面に配置した後、エッチング処理を施して、被処理物の表面に凹凸を形成するエッチングする表面処理方法に利用される、表面処理用マスクとしてのフィルムマスクを、基材上に結着剤及びゲル化剤を含む第１塗布層と粒子を含む第２塗布層とをこの順で略同時に塗布形成し、前記第１塗布層をゲル化させた後、前記第１塗布層及び前記第２塗布層を乾燥させて、前記フィルムマスクを形成する。 （もっと読む）

【課題】重ね合わせ露光を行うことなくリソグラフィ・プロセスを用いて、露光装置の解像限界を超えるような微細パターンを形成する。
【解決手段】パターン形成方法は、ウエハＷ上にネガレジスト３及びより高感度のポジレジスト４を塗布することと、ウエハＷのポジレジスト４及びネガレジスト３をライン・アンド・スペースパターンの像で露光することと、ポジレジスト４及びネガレジスト３をウエハＷの表面の法線に平行な方向に現像することとを有する。 （もっと読む）

【課題】ハードマスクを用いて選択形成したトレンチに、ハードマスクを残した状態でエピタキシャル層を埋め込む際に、結晶欠陥の発生を防ぐとともに、超接合構造を効率良く形成でき、良好な良品率が得られる半導体装置の製造方法を提供すること。
【解決手段】トレンチ４を形成するためのマスクとなるマスク絶縁膜３が少なくとも前記トレンチ形成用開口部６ｄ周辺で、他の部分より薄い膜厚部分を有し、前記トレンチ４にｐ型エピタキシャル半導体層５を埋め込む前に、前記マスク絶縁膜３の膜厚の薄い部分をエッチングして除去した後に、前記トレンチ４にｐ型エピタキシャル半導体層５を埋め込む。 （もっと読む）

【課題】主磁極を従来よりも微細にすることができる磁性材料の加工方法を提供する。
【解決手段】基板１の上方に、磁性材料を有する磁性体層３１を形成し、磁性体層３１の上に、塩化された状態での沸点が磁性材料の塩化物の沸点に比べて高い金属を含むマスク３５を形成し、塩素系ガスとの化学反応を含むドライエッチング法によりマスク３５から露出している領域の磁性体層３１をエッチングする工程により、磁気ヘッドの磁極を形成する工程を含む。 （もっと読む）

【課題】電極パタンを精度よく形成する。
【解決手段】半導体基板の一方面（コンタクト層１０）上に、ＳｉＯ_２膜１２−１、ＳｉＮ膜１４−１、ＳｉＯ_２膜１２−２、およびＳｉＮ膜１４−２を順に積層した４層の絶縁膜を形成する工程と、それら４層の絶縁膜にコンタクト層１０の表面まで貫通するコンタクトホールを形成する工程と、ＳｉＯ_２膜１２に対するエッチングレートがＳｉＮ膜１４に対するエッチングレートより高い薬液（たとえばフッ酸）を用いて、コンタクトホールに露出したＳｉＯ_２膜１２−２の側面をコンタクトホールに露出したＳｉＮ膜１４−２の側面より所定長だけ後退させる工程と、コンタクトホールに露出したコンタクト層１０上に、ＳｉＮ膜１４−２に当接しない厚さを有する電極層２０−１を蒸着により形成する工程と、上記薬液を用いて、ＳｉＮ膜１４−２をＳｉＯ_２膜１２−２とともに除去する工程と、を含む。 （もっと読む）

【課題】化合物半導体をエッチングにより加工して高アスペクト比の微細構造を高精度に形成し得る半導体装置の製造方法を提供する。
【解決手段】この製造方法は、インジウムおよびリンを必須の構成元素とする化合物半導体からなる被加工物１０上にエッチングマスク１１ｐを形成する工程と、エッチングマスク１１ｐの形成後、プラズマエッチング装置のチャンバ内に配置された被加工物１０の上に、ヨウ化水素ガスおよび塩素ガスの２成分からなる混合ガスを導入しこの混合ガスをプラズマ化する工程と、当該プラズマ化された混合ガスを被加工物１０に入射させて被加工物１０を選択的にエッチングする工程とを含む。ヨウ化水素ガスおよび塩素ガスの２成分の総流量に対するヨウ化水素ガスの流量の配合比が７０％以上である。 （もっと読む）

【課題】微細なパターンを形成するための半導体素子のパターンの形成方法を提供する。
【解決手段】エッチング対象膜上にフォトレジストパターンが形成された半導体基板が提供される段階と、前記フォトレジストパターンを含む前記半導体基板上に補助膜が形成される段階と、前記フォトレジストパターンの表面に形成された前記補助膜が変性されて第１補助パターンが形成される段階と、前記第１補助パターン及び前記補助膜を含む前記半導体基板上にフォトレジスト膜が形成される段階と、前記フォトレジスト膜の下部に形成された前記補助膜が変性されて第２補助パターンが形成され、前記補助膜が前記フォトレジストパターンの間のみに残留される段階と、前記フォトレジスト膜、前記第１及び第２補助パターンを除去して前記フォトレジストパターン及び前記補助膜を含むエッチングマスクパターンを形成する段階と、を含む。 （もっと読む）

適応型自己整合型デュアルパターニングのための装置及びその方法である。この方法は、エッチングプロセス及び堆積プロセスを実行するために構成された処理プラットホーム及び真空内クリティカルディメンジョン（ＣＤ）測定のために構成された計測ユニットに基板を提供するステップを含む。真空内ＣＤ測定は、プロセスシーケンス処理プラットホームのフィードフォワード適応制御のために、又はチャンバプロセスパラメータのフィードバック及びフィードフォワード適応制御のために使用される。一態様では、多層マスキングスタックの第１層は、テンプレートマスクを形成するためにエッチングされ、テンプレートマスクの真空内ＣＤ測定が行われ、テンプレートマスクのＣＤ測定に依存する幅でテンプレートマスクに隣接してスペーサが形成される。
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【課題】、デュアルダマシン法により低誘電率膜に埋め込まれた配線層を形成する場合において、オープン不良の発生を伴うことなく、設計通りの配線層を形成し得る半導体装置の製造方法を提供する。
【解決手段】ビアホール形成領域の低誘電率膜４２、第１のハードマスク４４及び第２のハードマスク４６を除去することにより、低誘電率膜４２にビアホール５２を形成する工程と、配線トレンチ形成領域の第２のハードマスク４６を除去する工程と、第２のハードマスク４６をマスクとして第１のハードマスク４４をエッチングすることにより、配線トレンチ形成領域の第１のハードマスク４４を除去する工程とを有し、配線トレンチ形成領域の第１のハードマスク４４を除去する工程では、ビアホール５２底のバリア膜４０をもエッチングすることにより、ビアホール５２底のバリア膜４０を部分的に除去する。 （もっと読む）

【課題】フォトリソグラフィを利用した微細加工を行うために使用される新規なフォトレジスト用化合物、それを用いたフォトレジスト液、およびその液を使用するエッチング方法の提供。
【解決手段】一般式(I)で表される化合物またはその塩であるフォトレジスト用化合物。


［Ｒ¹およびＲ²はＨまたは置換基、L¹〜L³は置換基を有していてもよいメチン基を表し、Ｖ¹およびＶ²は少なくとも一方はハメットの置換基定数σｐが０．２〜０．９の範囲の置換基、またはＶ¹およびＶ²が窒素を含有するへテロ環を形成してもよく、ｎは0または１を表す。］ （もっと読む）

【課題】膜パターンが倒れないように半導体装置を製造する方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にＳｉＯ_２膜の膜パターンを形成する工程と、ＳｉＯ_２膜の膜パターンを両側面から挟むように複数のＳｉ膜の膜パターンを形成する工程と、ＳｉＯ_２膜の膜パターンの上面と、複数のＳｉ膜の膜パターンの上面と露出した側面とを被覆するようにレジスト膜を形成する工程と、ＳｉＯ_２膜の膜パターンの上面が露出するまでレジスト膜の一部を除去する工程と、レジスト膜が除去された後に、露出したＳｉＯ_２膜の膜パターンをウェット処理により除去する工程と、ＳｉＯ_２膜の膜パターンが除去された後に、レジスト膜の残部をドライ処理により除去する工程と、を備える。 （もっと読む）

【課題】研磨粒子によるパターン形成不良を抑制して、高い歩留まりでデュアルダマシン配線を形成可能な半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、半導体基板１の上面上に絶縁膜６、配線溝パターン８を形成したハードマスク７を形成する。次に、配線溝パターン８を埋め込むように第１のレジスト膜９を形成し、ハードマスク７上の第１のレジスト膜９を除去して平坦化する。次に、第１のレジスト膜９の表面を除去し、第１のレジスト膜９の表面を洗浄する。次に、接続孔パターン１４を形成した第２のレジスト膜１３を形成し、第１のレジスト膜９および絶縁膜６の表層に接続孔パターン１４を転写する。次に、ハードマスク７の配線溝パターン８をマスクとして、絶縁膜６をエッチングして配線溝８および接続孔１４を形成する。次に、絶縁膜６に形成された配線溝８および接続孔１４に金属を埋め込む。 （もっと読む）

【課題】基板の材質に依らずに基板表面の均一な粗面化が可能な基板の粗面化方法、光起電力装置の製造方法および光起電力装置を得る。
【解決手段】基板の一面側の表面にマスク膜を形成する第１工程と、表面に凹凸形状を有するモールドを用いて型押しを行うことにより前記モールドの凹凸形状を前記マスク膜に転写する第２工程と、前記マスク膜を前記基板の面内方向に略垂直な方向からドライエッチングにより除去する第３工程と、前記マスク膜の除去後に、前記基板の表面に対して前記基板の面内方向に略垂直な方向からドライエッチングを行う第４工程と、を含む。 （もっと読む）

【課題】微細ピッチのパターンを実現可能であってパターニング精度の安定性を向上できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上の一部の領域に第１のホトレジストパターンを形成する第１の工程と、２種以上の原料ガスを交互に基板へ供給して、少なくとも第１のホトレジストパターンの表面に薄膜を堆積する第２の工程と、第１のホトレジストパターンが形成されていない領域の一部に第２のホトレジストパターンを形成する第３の工程と、
を有する。 （もっと読む）

【課題】簡便かつ効果的なレジスト改質法によりレジストパターンのエッチング耐性を強化して、薄膜加工の精度・安定性を向上させる。
【解決手段】チャンバ１０内で上部電極（シャワーヘッド）６０より吐出された処理ガスが両電極１２，６０間で高周波放電により解離・電離してプラズマＰＲが生成される。ここで、可変直流電源８０より直流電圧Ｖ_DCを負極性の高圧で上部電極６０に印加する。そうすると、γ放電によって電極板６２より放出された２次電子ｅ^-は、上部イオンシースＳＨ_Uの電界でイオンとは逆方向に加速されてプラズマＰＲを通り抜け、さらに下部イオンシースＳＨ_Lを横断して、サセプタ１２上の半導体ウエハＷ表面のレジストパターン１００に所定の高エネルギーで打ち込まれる。 （もっと読む）

【課題】プロセス数の低減が可能であり、プロセスの単純化が容易なエッチングマスク形成方法を提供する。
【解決手段】エッチングの対象となる対象層１０上に、対象層１０をエッチングするためのエッチングマスクを形成するマスク膜１２を形成し、マスク膜１２に転写されるべき第１のパターンを有する第１のマスク層１６ａ，２０をマスク膜１２上に形成し、マスク膜１２に転写されるべき第２のパターンを有する第２のマスク層２２ａ，２４を第１のマスク層上に形成し、第２のマスク層の第２のパターンを第１のマスク層に転写して、第１のパターンおよび第２のパターンを有する第３のマスク層を形成する第３のマスク層形成工程と、第３のマスク層を用いてマスク膜をエッチングして、対象層のエッチングに使用されるエッチングマスクを形成するエッチングマスク形成工程と、を含むエッチングマスク形成方法が提供される。 （もっと読む）

【課題】高アスペクト比のホールやトレンチの多段構造を高い加工精度で容易に形成することができるシリコン構造体の製造方法を提供する。
【解決手段】シリコンからなる基材１に凹部４の一部である初期凹部４ａを形成する初期凹部形成工程と、初期凹部４ａの内側面４２ａに保護膜５ａを形成する保護膜形成工程と、内側面４２ａの保護膜５ａを残存させた状態で、初期凹部４ａ及び初期凹部４ａに隣接する周回領域４Ｒの基材１を深さＤ１，Ｄ２方向に異方性エッチングするエッチング工程と、残存させた保護膜５ａを除去して凹部４の全体を形成し、凹部４の内側に深さＤ１，Ｄ２方向の段差４１ｇを形成する保護膜除去工程と、を有することを特徴とする。 （もっと読む）

【課題】生産性が向上し、かつ寸法精度が良い金属配線の製造方法、ＴＦＴの製造方法、及びそれを用いて製造されたＴＦＴを提供すること。
【解決手段】本発明にかかる金属配線の製造方法では、まず、主成分金属に、主成分金属より酸化物の生成エネルギーが低い添加金属が添加された第２の金属膜３０を成膜する。そして、第２の金属膜３０を酸化させて金属酸化物を形成し、第２の金属膜３０の表面に酸化層３２を形成する。次に、酸化層３２上にフォトレジスト３１を形成して、第１のドライエッチング条件により、酸化層３２をエッチングする。そして、第１のドライエッチング条件の場合と比較して、主成分金属の金属酸化物に対する選択比が高い第２のドライエッチング条件により、下層の第２の金属膜３０をエッチングする。 （もっと読む）

【課題】寸法を制御すべき部位の寸法調整を可能とする半導体デバイスの製造方法、この方法に好適な半導体デバイスの製造装置を提供する。
【解決手段】開示される半導体デバイスの製造方法は、寸法を制御すべき部位の寸法を測定する寸法測定工程Ｓ８；寸法測定工程Ｓ８において得られた測定値が基準値よりも大きいか否かを判定する判定工程Ｓ９、Ｓ１１；および判定工程Ｓ９、Ｓ１１において測定値が基準値よりも大きいと判定された場合に部位を縮小する第１の工程と、判定工程において測定値が基準値よりも小さいと判定された場合に部位を増大する第２の工程とのいずれかを行う寸法調整工程；を含む。 （もっと読む）

【課題】半導体素子の微細パターン形成方法を提供する。
【解決手段】被エッチング膜を備える基板上のセルブロック３４０内に第１方向に延びる第１部分５４２と、第１部分５４２と一体に形成されて第１方向とは異なる第２方向に延びる第２部分５４４と、をそれぞれ備える複数のモールドマスクパターン５４０を相互平行に配列されるように形成して、モールドマスクパターンブロック５４０Ａを形成するステップと、基板上に複数のモールドマスクパターン５４０それぞれの両側壁及び上面を覆う第１マスク層を形成するステップと、第１マスク層のうち相互隣接する２個のモールドマスクパターン５４０間で、モールドマスクパターン５４０の側壁を覆っている第１マスク層の第１領域は残り、第１マスク層を一部除去して第１マスクパターンを形成するステップと、を含む半導体素子の微細パターン形成方法。 （もっと読む）