本明細書には概して半導体デバイスにおける電気漏れ特性の改善及びエレクトロマイグレーションの抑制を行う方法が記載されている。
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【課題】２つの金属層の間でバリア層として用いられる窒素含有層による金属拡散防止機能を高くするとともに、それらの金属層と窒素含有層との密着機能を高くする。
【解決手段】第１の金属膜２と、第１の金属膜２の上に形成され、窒素濃度が第１の金属膜２から離れるほど低くなっている窒素濃度が異なる３層のＴｉＷＮ層５ａ〜５ｃよりなる第１のバリア膜５と、第１のバリア膜５の上に形成された第２の金属膜６と、第２の金属膜６の上に形成され、窒素濃度が第２の金属膜６から離れるほど低くなっている窒素濃度が異なる４層のＴｉＷＮ層１１ａ〜１１ｄよりなる第２のバリア膜１１と、第２のバリア膜１１の上に形成され、半田と接続するバンプ電極１３とを含む。 （もっと読む）

【課題】正常な切断を実現できるレーザー光照射条件範囲を、従来のヒューズ層に比べて拡大することができるヒューズ層を有する半導体装置を提供する。
【解決手段】層間絶縁膜３上に平行に配置された複数のヒューズ層５と、互いに隣接するヒューズ層５の間に、ヒューズ層５と平行に設けられたダミーヒューズ層１５とを備える。ヒューズ層５を切断するためのレーザー光照射の際、ダミーヒューズ層１５が横方向へ拡散する熱エネルギーを吸収するため、隣り合うヒューズ層５へのダメージを抑制することができる。また、ヒューズ層５が密集して配置された状況下であっても、レーザー光のエネルギーやビーム径を大きくすることが可能となるため、ヒューズ層を安定して切断することが可能になる。 （もっと読む）

【課題】表面が微細かつ平坦な縦接続層を有し、イオン化層を有する記憶素子の下部電極として記録材料に適した材料を選択可能な構成を有する配線構造、およびこの配線構造を用いた記憶素子を提供する。
【解決手段】第１絶縁層１の溝１３内に縦接続層１４を形成する。縦接続層１４は、溝１３内に埋設された円柱状の基部１４Ａと、基部１４Ａよりも横断面積の小さな円柱状の上部１４Ｂと、円錐台形状の中間部１４Ｃとにより構成されている。第２絶縁層１５の表面と縦接続層１４の上部１４Ｂの表面とは共通の平坦面を形成している。縦接続層１４は下部電極を兼ねており、絶縁層１２および縦接続層１４の上部１４Ｂ上に記憶層１６および上部電極１７がこの順に積層されている。縦接続層１４の上部１４Ｂを微細な平坦面とすることができる一方、基部１４Ａを大径とすることができ，空隙が発生する虞がなくなり、表面の平坦性を確保できる。 （もっと読む）

【課題】半導体素子の電極との接触抵抗が小さく、かつボイド等の発生がないように埋め込まれた銅のコンタクトプラグを有する半導体装置を提供する。
【解決手段】半導体素子の電極にコンタクトプラグが接続された半導体装置において、金属シリサイド層の電極を含む半導体素子と、半導体素子を覆うように形成された層間絶縁層と、層間絶縁層に、金属シリサイド層の表面が露出するように設けられたコンタクトホールと、コンタクトホールの内壁を覆うように形成されたバリアメタル層であって、層間絶縁層と接する領域がチタン層からなるバリアメタル層と、バリアメタル層上に形成されたルテニウムを含むシード層と、シード層上にコンタクトホールを埋め込むように形成された銅プラグ層とを含む。 （もっと読む）

【課題】ダイシング工程で発生する膜剥離やクラックがチップ内部に伝播するのを防ぐ。
【解決手段】半導体装置１００は、基板１０２と、ビア層１３０および配線層１３２が形成される素子形成領域であるチップ内部２０２と、平面視においてチップ内部２０２を囲むようにチップ内部２０２の外周に形成されたシールリング部２０４と、を含む。シールリング部２０４において、シールリングは、平面視においてチップ内部２０２を囲むように形成された貫通孔１２２ａを有する第１のメタル層１２２と、第１のメタル層１２２上に第１のメタル層１２２に接して形成された第２のメタル層１２４と、を含み、第１のメタル層１２２の貫通孔１２２ａの下部分には絶縁性材料（層間絶縁膜１０６）が形成され、貫通孔１２２ａの上部分には第２のメタル層１２４を構成するメタル材料がくい込んで形成される。 （もっと読む）

【課題】セルサイズを縮小することのできるＳＲＡＭを提供する。
【解決手段】駆動ＭＩＳＦＥＴおよび転送ＭＩＳＦＥＴの上部には、縦型ＭＩＳＦＥＴ
が形成されている。縦型ＭＩＳＦＥＴは、下部半導体層（ドレイン）５７、中間半導体層
５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ_１、Ｐ_２）と、この積層体（Ｐ_１、Ｐ_２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴは、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。 （もっと読む）

【課題】単一のチャンバーで多様な工程を行うことができる半導体製造装置を提供する。
【解決手段】１つ以上のパターンを有する半導体基板に対して、互いに異なる多数の工程が行われる工程チャンバー６００、各工程を行うための工程ガスを工程チャンバーの内部に独立して提供されるガス供給部７１０、ガス供給部と連結され工程チャンバーの上部に配置される多数の上部電極７２０及び上部電極と一対一で対応するように工程チャンバーの下部に配置され上面に前記基板が搭載される多数の下部電極７３０及び上部電極に電源を供給する第１電源及び下部電極に電源を供給する第２電源を具備する電源供給部７４０を含む。このような構成を採用したことにより、真空断絶なしに互いに異なる工程を行うことにより工程欠陥を防止することができる。 （もっと読む）

【課題】電解メッキ工程により基板上に均一な厚さを有する半導体素子用金属配線の形成方法を提供する。
【解決手段】導電性構造物を含む基板１００上に金属層、金属化合物層またはこれらの混合層からなる金属含有層１３０を形成する。続いて、金属含有層１３０上に金属シード層１４０を形成し、基板１００の周辺部に沿って金属シード層１４０上に、金属シード層１４０より電気抵抗が同一或いは小さな補助金属からなる接蝕層１５０を形成する。基板１００を電解メッキ設備に装着して、接触層１５０とカソード電極５４０とを接続し、金属シード層１４０に対して電解メッキを遂行し、金属含有層１３０上に金属配線層を形成する。 （もっと読む）

【課題】ビア抵抗の上昇を抑制できる構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１００上のビアホール１０５ｂを有する絶縁膜１０５と、ビアホール１０５ｂの底部及び壁部に沿うように形成されたIVa族、Ｖa族又はVIa族元素の金属窒化膜１０６と、金属窒化膜１０６の上に、ビアホール１０５ｂの底部及び壁部に沿うように形成されたＴａ膜１０７と、Ｔａ膜１０７の上に、ビアホール１０５ｂを充填するように形成された導電膜よりなるビア１０９ｂとを備える。ビアホール１０５ｂの底部における金属窒化膜１０６の膜厚は、４ｎｍ以上であって且つ８ｎｍ未満である。 （もっと読む）

【課題】低コストでメタルキャップ膜が形成された半導体装置及びその製造方法を提供する。
【解決手段】絶縁膜１ｂに配線溝及び配線孔を形成し、バリアメタル２ｂを成膜した後、銅層３ｂを配線溝及び配線孔に埋め込むように形成する。次に、ＣＭＰ法により表面を平坦化して銅配線層を形成する。この際、ＣＭＰ用のスラリーに異種金属を有する水溶性金属化合物を添加してＣＭＰを行う。次に、不活性ガス又は還元性ガス雰囲気中で熱処理を行うことにより、銅配線層の表面に、異種金属が添加された銅層９ｂを形成する。その後、異種金属が添加された銅層９ｂを覆うようにバリア絶縁膜５ｂを形成する。 （もっと読む）

【課題】低誘電率材料からなる層間絶縁膜の特性を回復することにより、層間絶縁膜中に形成される配線の信号伝達速度の遅延特性やリーク電流特性を向上させる半導体素子の製造方法を提供する。
【解決手段】半導体基板上に低誘電率材料からなる絶縁膜１７を堆積し、ＲＩＥにより配線溝を形成する。この絶縁膜に真空中でＵＶ照射を行い、エッチングにより生じたダメージ層を回復し、誘電率と屈折率を下げる。この溝に拡散防止膜１９ａとＣｕを埋め込み、配線とする。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、配線用トレンチ或いはビアホールの側壁に無孔質保護絶縁膜を均一に成膜する。
【解決手段】 半導体基板と、半導体基板上に形成された空孔を含有する第１絶縁膜３と、第１絶縁膜３に形成された凹部４と、凹部４の側壁に形成された第２絶縁膜５と、第２絶縁膜５を介して凹部４に埋め込まれた導体７とを有するとともに、第１絶縁膜３と第２絶縁膜５との界面において、第１絶縁膜３の表面のボンドが官能基で終端している比率より第２絶縁膜５を構成する材料の主鎖と化学的に結合している比率を高くする。 （もっと読む）

【目的】Ａｌ−Ｃｕ間の合金反応を防ぎながらコンタクトプラグを従来よりも低抵抗化する半導体装置及びその製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、基板２００上に配置された、第１段目のコンタクトプラグとなるＡｌ膜２６０と、Ａｌ膜２６０上に接触して配置された、第２段目のコンタクトプラグとなる高融点金属膜２６２と、Ａｌ膜２６０と高融点金属膜２６２の側面側に配置されたＳｉＯ_２膜２１０と、高融点金属膜２６２の上方に配置された配線となるＣｕ膜２６４と、Ｃｕ膜２６４の側面側に配置された絶縁膜２２０と、Ｃｕ膜２６４とＳｉＯ_２膜２１０及び絶縁膜２２０との間に少なくとも配置されたバリアメタル膜２４０と、を備えたことを特徴とする。 （もっと読む）

【課題】ＡＬＤプロセスを使用して、均一性が良好で、ほとんどまたは全く汚染がなく、かつ導電率が高いつまり抵抗率が低いタングステン含有材料を堆積するための改良されたプロセスを提供する。
【解決手段】一実施形態では、プロセスチャンバ内に基板を位置決めするステップであって、該基板がこの上に配置されている下地層を含有するステップと、該基板をタングステン前駆体および還元ガスに順次曝してＡＬＤプロセス時に該下地層上にタングステン核形成層を堆積するステップであって、該還元ガスが約４０：１、１００：１、５００：１、８００：１、１，０００：１以上の水素／ハイドライド流量比を含有するステップと、該タングステン核形成層上にタングステンバルク層を堆積するステップとを含む、基板上にタングステン含有材料を形成するための方法が提供される。該還元ガスはジボラン、シランまたはジシランなどのハイドライド化合物を含有している。 （もっと読む）

【課題】コンタクトプラグの形成のための平坦化工程で障壁層が損傷することを防止することができる半導体素子及びその製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、半導体基板上に複数の導電性構造物間の空間を埋め立てて上面が平坦化された絶縁膜を形成し、絶縁膜を部分的に除去して基板の一部を露出する開口を形成する。その後、開口の下部側壁及び底面に沿って形成された残留金属膜と開口の上部側壁及び残留金属膜の表面に沿って形成された金属窒化膜とを含む障壁層を形成する。障壁層を含む開口を埋め立てて金属プラグを形成する。 （もっと読む）

【課題】応力耐性のより高いシールリング構造を有する半導体装置を提供する。
【解決手段】複数の半導体素子を含む半導体層と、半導体層の上に設けられた絶縁膜と、絶縁膜を貫通し且つ半導体素子の全体を囲む筒状体と、を含む半導体装置であり、筒状体は、その周方向において各々が互いに離間し且つ平行な複数の筒状プラグと、筒状プラグの各々と交差する複数の壁部と、を有する。 （もっと読む）

【課題】本発明は、ＮＯＲフラッシュデバイス及びその製造方法を提供する。
【解決手段】バックエンドオブライン（ＢＥＯＬ）構造を有するＮＯＲフラッシュデバイスにおいて、ＢＥＯＬ構造は導電領域を有する基板と、基板上に形成された第１層間絶縁膜と、導電領域に形成される第１金属ラインと、該第１金属ラインと第１層間絶縁膜を覆う第２層間絶縁膜と、第２層間絶縁膜を貫通する第１コンタクト及び第１コンタクトを通じて第１金属ラインと連結される第２金属ラインを具備して、第１コンタクト、第１及び第２金属ラインのうちで少なくとも一つは銅であり、第１及び第２層間絶縁膜のうちで少なくとも一つは、低誘電物質を含む。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に下部金属配線を形成する段階と、下部金属配線を含む半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、ダマシンホールの下側部分に露出された下部金属配線及びダマシンホールの側面部分に露出された層間絶縁膜上に拡散防止膜を形成する段階と、不活性気体を用いたプラズマ方式で、ダマシンホールの下側部分の下部金属配線上に形成された拡散防止膜を選択的に除去する段階と、を含む半導体素子の製造方法とした。したがって、ビアに残存する残余物をパンチスルーによって除去し、接触抵抗を下げ、サイドカバレッジ（ｓｉｄｅ ｃｏｖｅｒａｇｅ）を向上させることによって、上部金属配線のギャップ・フィル特性を改善させ、不良率の改善によって歩留まりを向上させる効果を奏する。 （もっと読む）

【課題】銅膜を酸化させその酸化物を酸もしくはアルカリなどで除去することにより銅膜の表面をエッチングする方法において、エッチング処理を行った後の銅膜表面が荒れてしまうことが少なく、少ない工程で短時間に精度良く行うことができる半導体装置の製造方法及び半導体製造装置を提供する。
【解決手段】半導体基板上の絶縁膜に形成された配線溝又はコンタクト孔に配線金属を堆積して前記配線溝又はコンタクト孔に充填する工程と、前記配線金属を研磨して前記絶縁膜を露出する工程と、前記半導体基板を洗浄する工程と、前記配線溝又はコンタクト孔に埋め込まれた前記配線金属表面をリセスエッチングする工程を有している。前記研磨工程、前記洗浄工程及び前記リセスエッチング工程の少なくとも２工程で用いる薬液の主たる成分が同一である。 （もっと読む）