【課題】孔の内径の大小にかかわらず、該孔の奥まで均一な無電解銅めっき層を形成しうる無電解銅めっき液および無電解銅めっき方法を提供する。また、該無電解銅めっき層を形成することにより孔の内部に信頼性の高い埋め込み配線を形成することのできる埋め込み配線の形成方法を提供する。
【解決手段】チオール基又はジスルフィド結合を有するポリエチレングリコール化合物、及び銅イオンを含有することを特徴とする無電解銅めっき液、さらに、該無電解銅めっき液に、孔２の形成された基板１を浸漬し、該孔の内部に無電解銅めっき層６を形成することを特徴とする無電解銅めっき方法、及び、該無電解銅めっき液に、孔２の形成された基板１を浸漬し、該孔の内部に無電解銅めっき層６からなる埋め込み配線を形成することを特徴とする埋め込み配線の形成方法。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）

【課題】半導体基板表面を活性化するための溶液及びプロセスの提供。
【解決手段】本発明は、その後の工程で無電解法により金属層を堆積させて被覆できるように、ポリマーから形成される少なくとも１つの領域を含む基板表面を活性化するための溶液及びプロセスに関する。また、本発明によれば、この組成物は、Ａ）１以上のパラジウム錯体から形成される活性化剤と；Ｂ）少なくとも２つのグリシジル官能基及び少なくとも２つのイソシアネート官能基を含む各化合物から選択される１以上の有機化合物から形成される結合剤と；Ｃ）上記活性化剤及び上記結合剤を溶解可能な１以上の溶媒から形成される溶媒系とを含有する。用途：特に集積回路、とりわけ３次元集積回路、などの電子デバイスの製造。 （もっと読む）

【課題】酸化物半導体層と多結晶シリコン半導体層を共に用い得る有機発光表示装置及びその製造方法を提供する。
【解決手段】基板本体と、基板本体上に形成された第１ゲート電極及び第２半導体層と、第１ゲート電極及び第２半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜を介在して第１ゲート電極及び第２半導体層上にそれぞれ形成された第１半導体層及び第２ゲート電極と、第１半導体層と少なくとも一部が相接して重畳した複数のエッチングストッパ層と、複数のエッチングストッパ層をそれぞれ露出する複数のコンタクトホールを有し、第１半導体層及び第２ゲート電極上に形成された層間絶縁膜と、層間絶縁膜上に形成され、複数のエッチングストッパ層を通じて第１半導体層とそれぞれ直接的／間接的に接続された第１ソース電極及び第１ドレイン電極と、層間絶縁膜上に形成され、第２半導体層と接続された第２ソース電極及び第２ドレイン電極とを含む。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】貫通電極を有し縦方向に積層される半導体装置であって、設計の自由度を拡大することができる半導体装置およびその製造方法を提供することを目的とする。
【解決手段】半導体基板１と、相互に離間して第１の主表面１０から半導体基板１の深さ方向に向かって設けられた電極３０ａおよび電極３０ｂと、電極３０ａおよび電極３０ｂ同士の間を結び半導体基板１を貫通することなく第１の主表面１０から半導体基板１の深さ方向に向かって設けられた配線部４０ａとを備えている。電極３０ａは、半導体基板１を貫通して第２の主表面２０に達する貫通電極となっている。貫通電極を有し縦方向に積層される半導体装置において、配線部４０ａを備えていることにより設計の自由度を拡大することができる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上のコンタクトと柱状半導体層の周囲に形成されるゲート電極のショートの抑制。
【解決手段】上方に平面状半導体層及び該平面状半導体層上の柱状半導体層が形成された基板に対して、柱状半導体層の上部に第２のドレイン／ソース領域を形成し、コンタクトストッパー膜を成膜し、コンタクト層間膜を成膜し、第２のドレイン／ソース領域上にコンタクトを形成し、ここでコンタクトの形成は、コンタクトのパターンを形成し、コンタクトのパターンを用いてコンタクト層間膜をコンタクトストッパー膜までエッチングすることにより、コンタクト用のコンタクト孔を形成し、コンタクト用のコンタクト孔の底部に残存するコンタクトストッパー膜をエッチングにより除去することを含み、コンタクト用のコンタクト孔の底面の基板への投影面は、柱状半導体層の上面及び側面に形成されたコンタクトストッパー膜の基板への投影形状の外周内に位置する。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】 サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との相互接続を形成する。
【解決手段】 サブリソグラフィ・ピッチを有する複数の導電線をリソグラフィでパターン形成し、複数の導電線の縦方向から４５度より小さい角度の線に沿って切断することができる。代わって、ホモポリマーと混合した共重合体を陥凹エリア内に入れて自己整合し、一定幅領域内にサブリソグラフィ・ピッチを有し、台形領域で隣接線間にリソグラフィ寸法を有する複数の導電線を形成することができる。さらに代わって、サブリソグラフィ・ピッチを有する第１の複数の導電線と、リソグラフィ・ピッチを有する第２の複数の導電線は、同じレベルでまたは異なるレベルで形成することができる。 （もっと読む）

【課題】階段状に加工された複数層の電極層とコンタクト電極との接触抵抗を低減する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、電極層ＷＬ１〜ＷＬ４と絶縁層２５とを交互に複数積層する工程と、その積層体の一部を階段状に加工すると共に各段の表面に電極層ＷＬ１〜ＷＬ４を露出させる工程と、露出された電極層ＷＬ１〜ＷＬ４に接する金属膜４３を形成する工程と、電極層ＷＬ１〜ＷＬ４における少なくとも金属膜４３と接する部分に金属化合物４４を形成する工程と、金属膜４３の未反応部を除去した後層間絶縁層４６を形成する工程と、層間絶縁層４６を貫通しそれぞれが対応する各段の電極層ＷＬ１〜ＷＬ４の金属化合物４４に達する複数のコンタクトホール４７を形成する工程と、コンタクトホール４７内にコンタクト電極５０を設ける工程とを備えた。 （もっと読む）

【課題】 整列したナノ構造物を含む回路基板を提供する。
【解決手段】 回路基板は、基板と、基板に配置された極性分子層パターンおよび非極性分子層パターンと、基板に配置された第１の電極および第２の電極と、極性分子層パターンに配置され、線状ナノ構造物を含む１つ以上のチャネルとを含む。１つ以上のチャネルは、第１の電極を第２の電極に電気的に結合するのを促す。 （もっと読む）

【課題】銅を用いた多層配線を有する半導体装置を高性能化する。
【解決手段】シリコン基板上に第１配線層用絶縁膜Ｚ１を形成し、第１配線層用絶縁膜Ｚ１に第１配線用孔部Ｈ１を形成する。その後、第１配線用孔部Ｈ１の側壁および底面を覆うようにして、タンタルまたはチタンを含む下部バリア導体膜ｅｂ１と、ルテニウムを主体とする上部バリア導体膜ｅｔ１とからなる第１配線用バリア導体膜ＥＭ１を形成する。続いて、上部バリア導体膜ｅｔ１をシード層として、電気めっき法により、銅を主体とする第１配線用導体膜ＥＣ１を形成し、ＣＭＰ法により第１配線用導体膜ＥＣ１を第１配線用孔部Ｈ１に埋め込む。特に、上部バリア導体膜ｅｔ１として、１〜５％の濃度で炭素を含ませるようにして、ルテニウムを主体とする導体膜を形成する。 （もっと読む）

【課題】樹脂基板上に、接着層等を形成するための別の工程を加えることなく、基板との密着性の高い導電性配線を簡単に形成することができる配線形成方法を提供することを目的とする。
【解決手段】樹脂基板１上に、導電性微粒子を含有する分散溶液の塗布層３を形成する工程と、レーザ光６を塗布層３の特定領域に連続的に照射していくことで、導電性微細配線４を形成する工程と、導電性微細配線４以外の領域の材料を除去する工程とを備え、塗布層３の厚さをｄ、塗布層３の光吸収係数をα、レーザ光６の入射光強度をＩ₀、樹脂基板１上に到達するレーザ光６の透過光強度をＩ₁とするとき、以下の関係式から成り立つことを特徴とする。
ｌｏｇ（Ｉ₁／Ｉ₀）＝−αｄ （もっと読む）

【課題】高誘電率膜のゲート絶縁膜を含むＭＩＳＦＥＴを有する半導体装置に関し、メタルゲート材料の仕事関数と半導体基板の仕事関数との間の関係によって閾値電圧を容易且つ浅い値に制御しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に酸化シリコンを主体とする第１の絶縁膜を形成し、第１の絶縁膜上に酸化ハフニウムを主体とする第２の絶縁膜を形成し、熱処理を行い第２の絶縁膜上にシリコンを析出させ、シリコン上にシリコンに対して酸化作用を有する第３の絶縁膜を形成し、第３の絶縁膜上に金属膜のゲート電極を形成し、熱処理を行い第３の絶縁膜の酸化作用によってシリコンを酸化させる。 （もっと読む）

【課題】第１の配線と第２の配線との交差部に整流素子と不揮発性記憶素子を有する不揮発性記憶装置で、従来に比して高さを抑えることができる不揮発性記憶装置を提供する。
【解決手段】第１の方向に延在するビット線ＢＬと、ビット線ＢＬとは異なる高さに形成され、第２の方向に延在するワード線ＷＬと、ビット線ＢＬとワード線ＷＬとが交差する位置にビット線ＢＬとワード線ＷＬの間に挟持されるように配置される抵抗変化型メモリセルと、を備え、抵抗変化型メモリセルは、抵抗変化素子２０がＮ型半導体層１０とＰ型半導体層３０で挟まれた構造を有する。 （もっと読む）

【課題】エロージョンの発生及び研磨残渣の発生がない金属からなる配線又はプラグを形成できるようにする。
【解決手段】半導体基板１上の層間絶縁膜３にコンタクトホール３ａを形成する。続いて、層間絶縁膜３上に金属を含む化合物及び第１の還元性ガスを供給することにより、コンタクトホール３ａを含む層間絶縁膜３の上に第１のシード層５を形成する。続いて、第１のシード層５上に金属を含む化合物及び第２の還元性ガスを供給することにより、第１のシード層５の上に第２のシード層６を形成する。続いて、第２のシード層６の上に、金属をコンタクトホール３ａを埋め込むように形成する。続いて、ＣＭＰ法により、層間絶縁膜３のコンタクトホール３ａを除く上面に残存する金属、第２のシード層６及び第１のシード層５を除去することにより、コンタクトホール３ａにプラグ７Ａを形成する。 （もっと読む）

【課題】ＬＤＭＯＳＦＥＴを有する半導体装置では、ソース電極が裏面にあることから、表面のソース・コンタクト領域と裏面のソース電極間の電気抵抗を低減するため、上面からＰ型エピタキシャル層を貫通してＰ＋型基板内に伸びるボロンを高濃度にドープしたポリ・シリコン埋め込みプラグが設けられている。このポリ・シリコン埋め込みプラグの周辺のシリコン単結晶領域に転位が発生しており、これにより、リーク不良が誘発されていることが明らかとなった。
【解決手段】本願発明は、相互に不純物濃度の異なる第１及び第２の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われている。 （もっと読む）