【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、パターニング後、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力をパターン側面を含めて開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）

【課題】半導体界面のダングリングボンドを終端させて、リーク電流が少ない半導体装置の製造方法を提供する。
【解決手段】ボンディングパッド４０が設けられる最上層の配線層３９の上に、フッ素を含んだ介在層４１としてＣＶＤ法によりよって形成されたフッ素含有酸化シリコン膜（ＳｉＯＦ）を設ける。この上にパッシベーション膜４２としてプラズマＣＶＤ法により形成した窒化シリコン膜を設け、フッ素に対するバリアとする。この後熱処理を行い、フッ素をシリコン基板の表面に拡散させる。 （もっと読む）

【課題】精度よく検出可能なアライメントマークを簡便に形成する。
【解決手段】半導体基板の素子形成領域に素子分離絶縁膜を形成するとともに周辺領域に下地絶縁膜を形成し、ゲート材料膜を形成し、このゲート材料膜をエッチングしてゲートパターンを形成するとともに前記下地絶縁膜上のゲート材料膜を除去してアライメントマーク形成用領域を形成し、層間絶縁膜を形成し、この層間絶縁膜をエッチングしてコンタクトホールを形成するとともにアライメントマーク形成用領域にマークホールを形成し、コンタクトホールが充填されマークホールが充填されないように第１導電膜を形成し、コンタクトホール及びマークホールの外部の第１導電膜を除去してコンタクトプラグを形成し、このマークホールが充填されないように第２導電膜を形成し、このマークホール内に残した凹部による段差を利用してリソグラフィのアライメントを行う。 （もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力を開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）

【課題】基板上に透明電極層を設け、さらにその上に導電性ペーストを原料とした金属配線を形成した透明電極付き基板において、当該透明電極層と当該金属配線の接着性に優れた透明電極付き基板を提供する。
【解決手段】透明電極層と金属配線の間にカーボン膜などの実質炭素を含有する層を形成することで、金属配線の剥離のない、耐久性に優れた透明電極付き基板を作製することができる。これらのカーボン層はスパッタリング法やプラズマＣＶＤ法により形成することができる。 （もっと読む）

【課題】含境界部分における金属シリサイド層の厚さに関係なく、金属シリサイド層の抵抗値を自由に調整することができる半導体装置を提供する。
【解決手段】半導体基板１２に形成されたＮチャネル型トランジスタ形成領域１４と、Ｐチャネル型トランジスタ形成領域１６と、Ｎチャネル型トランジスタ形成領域１４とＰチャネル型トランジスタ形成領域１６とに跨って延在し、Ｎチャネル型トランジスタ形成領域１４とＰチャネル型トランジスタ形成領域１６との境界線Ｌを含む領域に形成された含境界部分および境界線を含まない領域に形成された無境界部分を有すると共に、導電性シリコン層２８と、導電性シリコン層２８表面に形成され、含境界部分における厚さおよび無境界部分における厚さが異なる金属シリサイド層３０（３０Ａ，３０Ｂ）と、を備えるゲート電極と、を備えた半導体装置。 （もっと読む）

【課題】論理回路に向けた製造プロセスで製造できるパワーＭＯＳＦＥＴ及び論理回路を有する半導体装置を提供する
【解決手段】半導体装置は、パワーＭＯＳと論理回路とを有する。第１領域が第１方向及び第１方向と直交する第２方向に並んで複数個配置され、周囲にガードリング領域が設けられて第２領域が構成され、更に第２領域が第１方向及び第２方向に並んで複数個配置されて第３領域で構成される。第１領域は、第１方向に延長され、第２方向に並んで配置された複数のゲート電極及びソース，ドレインを有する複数のＭＯＳＦＥＴ及びバックゲート領域及びそれぞれを相互に接続する第１配線層を有する。第３領域において、第２方向に延長されてそれぞれ相互に接続する第１配線層同士を接続する第２配線層、第１方向に延長されて第２配線層同士を接続する第３配線層とが設けられてパワーＭＯＳＦＥＴが形成される。 （もっと読む）

【課題】幅の狭い溝状領域への層間絶縁膜の形成にポリシラザンを用いた場合のシリコン酸化膜への改質が良好に行われる半導体装置及びその製造方法を提供する。
【解決手段】上面及び側面をキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８で覆われた複数のビット線１０６間に形成された溝状領域１０９と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域１０９の内表面を連続的に覆うＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜１１とを備える。 （もっと読む）

【課題】大量生産上、大型の基板に適している半導体装置を提供する。
【解決手段】ゲート電極と、チャネルを含む島状半導体層と、島状半導体層上に形成されたドレイン配線およびソース配線とを有し、島状の半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含み、ドレイン配線及びソース配線は島状半導体層をキャリアの移動方向と垂直に横断し、チャネルの長さはドレイン配線およびソース配線の間隔に等しいことを特徴としている。 （もっと読む）

【課題】従来の電界効果型トランジスタでは、ソース領域およびドレイン領域に形成する高濃度不純物のイオン注入工程によりアモルファス化される半導体基板表面が、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、活性化熱処理により結晶欠陥を誘発し、電界効果型トランジスタの信頼性を著しく低下させる問題があった。
【解決手段】本発明の電界効果型トランジスタは、ソース領域およびドレイン領域を構成する部分の上部に緩衝膜を設けることで、高濃度不純物のイオン注入を行っても、この領域の半導体基板表面がアモルファス化することを防ぐことができる。これにより、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、再結晶化による結晶欠陥の発生を防ぐことができる。 （もっと読む）

【課題】プロセスの自由度が大きい配線の形成方法を提供する。
【解決手段】配線層２５上に絶縁層３１を形成する工程と、絶縁層３１上に第１マスク層３２と第２マスク層３３とを形成する工程と、第２マスク層３３上にレジスト層４２を形成する工程と、レジスト層４２をパターニングする工程と、レジスト層４２をマスクとして第２マスク層３３をパターニングする工程と、レジスト層４２及び第２マスク層３３をマスクとして第１マスク層３２を途中までエッチングする工程と、レジスト層４２を取り除く工程と、第２マスク層３２をマスクとして第１マスク層３２の残りをエッチングして第１マスク層３２をパターニングする工程と、パターニングされた第１マスク層３３をマスクとして絶縁層３１をエッチングして配線溝３６を形成する工程と、配線溝３６に導電体３７を埋め込んで、配線層２５に接続する埋め込み配線層３８を形成する工程と、を有する。 （もっと読む）

【課題】スケーリングされたフラッシュメモリ装置で低いビット線コンタクト抵抗を容易にする、改良されたフラッシュメモリ装置の製造技術が必要とされている。
【解決手段】 半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用するためにリソグラフィマスク上に光学的特徴を作るための方法（２１０）が提供され、この方法は、第１の方向に沿ってリソグラフィマスク上で互いから間隔をあけられた一連の光学的特徴を作るステップ（３００，３１０）を含み、個々の光学的特徴は、エッチマスクにパターニングされる開口部に対する所望の第１の寸法より小さい第１の方向に沿った第１のマスク特徴寸法を有する。 （もっと読む）

【課題】ＳＯＩ（セミコンダクタ・オン・インシュレータ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を可能とする半導体構造、これを製造する方法、およびこれを操作する方法を提供する。
【解決手段】底部半導体層１０と反対の導電性タイプを有するドープ接点領域１８は底部半導体層１０内の埋め込み絶縁体層２０の下に設ける。少なくとも１つの導電ビア構造４７，７７は、相互接続レベル金属ライン９４から、中間工程（ＭＯＬ）誘電体層８０、最上部半導体層３０内の浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、ドープ接点領域１８まで延びる構造とする。 （もっと読む）

【課題】 冷却機構を有する接合型半導体基板を形成するための構造体、設計構造体、及びその形成方法を提供すること。
【解決手段】 ２つの半導体基板を備える接合型基板が提供される。各々の半導体基板は、半導体デバイスを含む。少なくとも１つの基板貫通ビアが２つの半導体基板の間に設けられ、それらの間に単一の経路を提供する。２つの半導体基板の底側は、冷却機構を含む少なくとも１つの接合材料層によって接合される。１つの実施形態において、冷却機構は冷却チャネルであり、その中を通って冷却流体が流動し、接合型基板内の半導体デバイスの動作中に接合型半導体基板を冷却する。別の実施形態において、冷却機構は、２つの端部とそれらの間の連続した経路を備えた導電性冷却フィンである。冷却フィンはヒートシンクに接続され、接合型基板内の半導体デバイスの動作中に接合型半導体基板を冷却する。 （もっと読む）

【課題】絶縁膜の寄生容量を低減させて、配線の微細化させた半導体装置を効率よく製造できる方法を提供する。
【解決手段】有機材料からなる低誘電率絶縁膜３を形成した後、電子ビームを照射して低誘電率絶縁膜３の表面側にメチル基の濃度が相対的に低く、親水性を有する改質層３１を形成する。さらに、エッチングによって低誘電率絶縁膜３に配線やコンタクトホールなどの溝パターン６を形成し、Cuからなるめっき層１０を析出させる。ＣＭＰ法による研磨で改質層３１の少なくとも一部を研磨し、Cuからなる配線や導電性プラグといった導電性パターン１１を形成する。 （もっと読む）

【課題】デュアルダマシン溝（接続孔）内への異物の残留を回避し、配線接続の信頼性および半導体装置性能の向上を図る。
【解決手段】第４配線層の配線３３上に絶縁膜３４〜３８を順次形成し（絶縁膜３４，３６，３８はシリコン窒化膜からなる。絶縁膜３５，３７はシリコン酸化膜からなる）、絶縁膜３８に溝パターン４０ａ、４０ｂをフォトリソグラフィを用いて転写する。絶縁膜３８の溝パターン４０を埋め込む反射防止膜４１を形成し、さらに孔パターン４３を有するレジスト膜４２を形成する。レジスト膜４２の存在下でエッチング処理を施し、絶縁膜３８，３７，３６および絶縁膜３５の一部に孔パターン４３を転写する。その後、レジスト膜４２，反射防止膜４１を除去し、絶縁膜３８をマスクとして溝パターン４０を絶縁膜３７に、孔パターン４３を絶縁膜３５に転写する。 （もっと読む）

【課題】本発明は、裏面照射型のＣＭＯＳイメージセンサにおいて、アライメントマークを微細に形成できるようにする。
【解決手段】たとえば、単位セルが形成されるＳｉエピタキシャル層１０に、そのＳｉエピタキシャル層１０を貫通するコンタクト孔２１ｂを形成する。そして、その内壁を酸化させて、膜厚がほぼ均一で薄い絶縁膜２１ｃを形成する。この絶縁膜２１ｃを介して、コンタクト孔２１ｂ内に低抵抗ポリシリコンを埋め込んでコンタクト層２１ａを形成することにより、アライメントマークを兼用する裏面取り出し電極２１を形成する構成となっている。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

【課題】 ギャップ充填信頼性を改良し及び容量を減少させるためのデュアル金属インターコネクトを提供する。
【解決手段】 本発明のインターコネクト形成方法は；パターン化された金属層の上に誘電層を堆積し、前記誘電層をエッチングしてトレンチ及び下置金属表面を露出するために開口部を形成し、前記前処理された開口部に、及び前記下置金属表面に直接隣接した高融点インターコネクトを形成し、前記トレンチと前記高融点インターコネクト上にバリア層とシード層を堆積し、及び前記シード層上に低抵抗金属を形成することを含む、方法である。
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