【課題】従来の電界効果型トランジスタでは、ソース領域およびドレイン領域に形成する高濃度不純物のイオン注入工程により半導体基板表面がアモルファス化されるため、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、活性化熱処理により結晶欠陥を誘発し、電界効果型トランジスタの信頼性を低下させる問題があった。
【解決手段】本発明の電界効果型トランジスタは、ソース領域およびドレイン領域を構成する部分の上部に高濃度不純物を含有する導電性膜を設ける。高濃度不純物のイオン注入を行う必要がないことから、この領域の半導体基板表面がアモルファス化することがない。これにより、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、再結晶化による結晶欠陥の発生を防ぐことができる。 （もっと読む）

【課題】表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置を提供する。
【解決手段】基体上にジシラン及びトリシランの少なくともいずれかを用いて第１温度で第１膜を形成する第１膜形成工程と、前記基体及び前記第１膜を、水素を含む雰囲気中において、前記第１温度から、前記第１温度よりも高い第２温度に向けて昇温する昇温工程と、前記昇温の後に、前記第１膜の上に、シランを用いて前記第２温度で第２膜を形成する第２膜形成工程と、を備えたことを特徴とする成膜方法が提供される。 （もっと読む）

【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。 （もっと読む）

【課題】リソグラフィを用いて形成される半導体装置を高性能化させる。
【解決手段】互いに同じ材質からなる第１導体パターンＰＥ１および第１ダミー導体パターンＤＭ１を含む第１の層Ｌ１と、第２導体パターンＰＥ２を含む第２の層Ｌ２とがシリコン基板ＳＵＢ１上に積層されている。第２導体パターンＰＥ２は、第１導体パターンＰＥ１または第１の層Ｌ１より下層の導電部と、コンタクトプラグＣＰ１によって電気的に接続されている。第１ダミー導体パターンＤＭ１のうち、コンタクトプラグＣＰ１と重なる部分には、それよりも断面積の大きい孔部ＨＬ１が形成されている。そして、コンタクトプラグＣＰ１は孔部ＨＬ１内を通って配置されることで、第１ダミー導体パターンＤＭ１と接触しないようにして形成されている。 （もっと読む）

【課題】半導体装置とその製造方法、及び半導体ウエハにおいて、個片化後の半導体チップがもとの半導体ウエハのどこに位置していたかを容易に特定すること。
【解決手段】複数のチップ領域R_cとスクライブ領域R_sとを有するシリコン基板２０と、複数のチップ領域R_cの各々に対応する複数のモニタ素子Mと、スクライブ領域R_sに形成され、複数のモニタ素子Mの各々を電気的に接続する配線２とを有し、スクライブ領域R_sにおけるダイシングラインX₁〜X₇、Y₁〜Y₇の位置をずらしたときに、配線２の異なる部分がダイシングされるようにして、配線２と複数のモニタ素子Mとの結線状態をダイシングラインX₁〜X₇、Y₁〜Y₇の位置に応じて可変にした半導体ウエハWによる。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止する。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。 （もっと読む）

【課題】発熱に対して効率的に冷却を行うことができる、半導体装置を提供する。
【解決手段】半導体層の表面に形成された活性領域５，６と、Ｎ型の不純物を有する半導体から成るＮ型ゲート７Ｎと、Ｐ型の不純物を有する半導体から成るＰ型ゲート７Ｐと、Ｎ型ゲート７Ｎ及びＰ型ゲート７Ｐ及び活性領域５，６に接続された第１の金属配線１３と、Ｐ型ゲート７Ｐ及びＮ型ゲート７Ｎに接続された第２の金属配線と１５、第２の金属配線１５に接続され、熱を外部に放出するための放熱部１９とを含む冷却機構素子を備えた半導体装置を構成する。 （もっと読む）

【課題】本発明は、半導体基板とコンタクト部材との接触抵抗をより低減可能な半導体装置を提供する。
【解決手段】
第１の方向に延在し第１の方向と直交する第２の方向に所定の間隔で設けられた活性領域ＡＡと、前記活性領域ＡＡを分離する素子分離絶縁膜１１とが設けられた半導体基板２１ａと、前記半導体基板２１ａの主表面上に形成された第２の層間絶縁膜２４と、前記第２の層間絶縁膜２４内に設けられ、前記半導体基板２１ａ上方の配線と電気的に接続された第１の部分及び、前記第１の部分と接続され、上面視すると前記第１の部分から、はみ出した形状である第２の部分を有するコンタクト部材２２とを備え、前記第１の方向における前記第２の部分最大幅は、前記第１の方向における前記第１の部分の幅よりも広く、前記第２の部分は、前記第１の部分を包囲する前記第２の層間絶縁膜２４に接触していることを特徴とする半導体装置。 （もっと読む）

【課題】従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅに分割され、トレンチ３１ａによって形成された部分領域Ｃｅの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、導電層３５を介して、トレンチ３１ａ内に絶縁体３１ｂが埋め込まれてなる領域分割基板Ａ１０とする。 （もっと読む）

【課題】チャネル領域に強い歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】半導体基板１と、半導体基板１の第１の面に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成されたゲート電極３と、ゲート電極３の側壁に形成されたゲート側壁絶縁膜４と、ゲート電極３の下の半導体基板１中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域５、６と、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域５、６の上に形成された応力印加膜８と、を有し、半導体基板１の第１の面におけるソース／ドレイン拡散層領域５、６が形成された領域には、凹部または凸部５０、５１、６０、６１が設けられている半導体装置を提供する。 （もっと読む）

【課題】 金属キャリアを有する半導体デバイス及び製造方法を提供する。
【解決手段】 金属キャリア基板を含む半導体デバイス。キャリア基板の上には、Ａｌ_ｘ１Ｇａ_ｙ１Ｉｎ_ｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１、ｘ１≧０、ｙ１≧０、ｚ１≧０）の第１の半導体層が形成される。第１の半導体層の上にはＡｌ_ｘ２Ｇａ_ｙ２Ｉｎ_ｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１、ｘ２＞ｘ１、ｙ２≧０、ｚ２≧０）の第２の半導体層が配され、第２の半導体層の上にはゲート領域が配置される。半導体デバイスはさらに、ソース領域およびドレイン領域を含み、これらの領域のうちの一方が金属キャリア基板と電気的に接続され、第１の半導体層を介して延在する導電性領域を含む。 （もっと読む）

【課題】本発明はビット配線と半導体基板上の不純物拡散層とのコンタクト抵抗を低減した構造の提供を目的とする。
【解決手段】本発明は、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする。 （もっと読む）

【課題】多層配線間で形成される寄生容量を低減することを目的の一とする。
【解決手段】絶縁表面上に第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上の一部に接して第２層間絶縁膜と、前記第１層間絶縁膜及び前記第２層間絶縁膜上に第２配線とを有し、前記第１配線と前記第２配線とが重なっている領域には、前記第１層間絶縁膜と前記第２層間絶縁膜とが積層された半導体装置である。第１配線と第２配線間に層間絶縁膜が積層されていることで寄生容量の低減が可能となる。 （もっと読む）

【課題】シリサイド化反応を十分に行わせることによってコンタクト抵抗を低減化させることが可能な成膜方法である。
【解決手段】真空排気が可能になされた処理容器２２内で被処理体Ｗの表面に対して薄膜を形成する成膜方法において、原料ガスを用いて処理容器内でプラズマＣＶＤ法により薄膜としてチタンを含む金属膜８を形成する金属膜形成工程と、処理容器内で金属膜に対してアニール処理を行うアニール工程とを有する。これにより、シリサイド化反応を十分に行わせることによってコンタクト抵抗を低減化させる。 （もっと読む）

【課題】ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供する。
【解決手段】配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子（アンモニアガス）と窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。 （もっと読む）

【課題】縦型ＭＯＳトランジスタを備えた半導体装置を形成する際のゲート電極とコンタクトプラグとの短絡を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、前記半導体基板上にシリコン窒化膜（ＳｉＮ膜）からなるマスク窒化膜のパターンを形成したのちに、溝および半導体ピラーを前記半導体基板に形成する第一工程と、前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、前記溝を覆うように、シリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜（ＳＯＤ膜）を形成する第三工程と、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、を採用する。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

本発明は、４倍ハーフピッチレリーフパターニングのための双側壁パターニングを用いてメモリ線および構造を製作する装置、方法およびシステムを提供する。本発明は、基板の上方に配される第１のテンプレート層からフィーチャを形成することと、フィーチャに隣接してハーフピッチの側壁スペーサを形成することと、ハーフピッチの側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内により小さいフィーチャを形成することと、より小さいフィーチャに隣接して４分の１ピッチの側壁スペーサを形成することと、４分の１ピッチの側壁スペーサをハードマスクとして用いることによって導体層から導体フィーチャを形成することとを含む。多数の追加の態様が開示される。
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【課題】ＳＲＡＭのメモリセルの面積を減少させる。
【解決手段】半導体装置は、基板上のメモリセル領域内に設けられた第１活性領域と、第１活性領域と素子分離により分離され、第１活性領域内よりもメモリセル領域の中心に近い位置に設けられた第２活性領域と、第１活性領域を横断する第１ゲート電極と、第１ゲート電極と離間し、第１活性領域および第２活性領域を横断する第２ゲート電極と、第１活性領域で、第１ゲート電極と第２ゲート電極との間の第１ドレイン部と、第２活性領域で、第２ゲート電極の第１ドレイン部側の第２ドレイン部と、第１ドレイン部と第２ドレイン部とを接続する第１配線と、第１ゲート電極および第２ゲート電極と離間し、端部が第１ゲート電極の第２活性領域側の端部と対向する第３ゲート電極と、第２ドレイン部と第３ゲート電極とを接続する第２配線とを備え、第３ゲート電極の上面と第２配線の上面はほぼ同じ高さに形成されている。 （もっと読む）