領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法
【課題】従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板30の第1表面S1から第2表面S2に亘って、当該基板30を貫通するように形成されたトレンチ31aによって、当該基板30が複数の部分領域Ceに分割され、トレンチ31aによって形成された部分領域Ceの側壁に、第1表面S1の側から第2表面S2の側に亘って、当該基板30より高い導電率を有する導電層35が形成され、導電層35を介して、トレンチ31a内に絶縁体31bが埋め込まれてなる領域分割基板A10とする。
【解決手段】基板30の第1表面S1から第2表面S2に亘って、当該基板30を貫通するように形成されたトレンチ31aによって、当該基板30が複数の部分領域Ceに分割され、トレンチ31aによって形成された部分領域Ceの側壁に、第1表面S1の側から第2表面S2の側に亘って、当該基板30より高い導電率を有する導電層35が形成され、導電層35を介して、トレンチ31a内に絶縁体31bが埋め込まれてなる領域分割基板A10とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。
【背景技術】
【0002】
導電性または半導電性の基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が電気的接続部材として利用される基板が、特表2006−521022号公報(特許文献1)に開示されている。また、上記と同様の基板をベース基板に対向して貼り合わされるキャップ基板として用いた半導体装置であって、所定の前記部分領域がベース基板からの引き出し導電領域として機能する半導体装置が、特開2008−229833号公報(特許文献2)に開示されている。
【0003】
図48は、特許文献2に開示された半導体装置の一例で、半導体装置90の模式的な断面を示す図である。
【0004】
図48に示す半導体装置90は、半導体からなるベース基板B1と、ベース基板B1に貼り合わされる導電性を有したキャップ基板C1とを有している。
【0005】
図48の半導体装置90におけるベース基板B1は、埋め込み酸化膜20を有するSOI(Silicon On Insulator)基板で、埋め込み酸化膜20を挟んで、SOI層21と支持基板22とで構成されている。ベース基板B1には、絶縁分離された複数個のベース半導体領域Bsが表層部に形成されている。図48の半導体装置90におけるベース半導体領域Bsは、埋め込み酸化膜20に達するトレンチ23により周囲から絶縁分離された、SOI層21からなる領域である。
【0006】
図48に示す半導体装置90は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板B1の表層部に形成されている複数個のベース半導体領域Bsで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板B1における複数個のベース半導体領域Bsのうち、図中に示したベース半導体領域Bs1が、埋め込み酸化膜20の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Emを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Bs2が、可動電極Emと対向する固定電極Esを有する固定半導体領域となっている。尚、半導体装置90の力学量センサ素子に関する平面構造は、次に示す図49の半導体装置91と同様であり図示を省略したが、図48の断面図に示す2個の可動半導体領域Bs1と2個の固定半導体領域Bs2は、それぞれ、平面構造において連結した一体の領域である。半導体装置90においては、可動半導体領域Bs1の可動電極Emと固定半導体領域Bs2の固定電極Esの対向面で静電容量が形成され、可動電極Emが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Emと固定電極Esの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。
【0007】
図48の半導体装置90におけるキャップ基板C1は、単結晶シリコン基板30からなり、複数個のキャップ導電領域(部分領域)Ceが形成されている。図48の半導体装置90におけるキャップ導電領域Ceは、当該キャップ基板C1(単結晶シリコン基板30)を貫通する絶縁分離トレンチ31により分割されてなる領域である。また、キャップ基板C1には、ベース基板B1の表層部における所定領域R1に対向して、凹部32が形成されている。尚、キャップ基板C1において、符号33の部分は酸化シリコン(SiO2)膜等からなる表面保護層であり、符号34の部分はアルミニウム(Al)等からなる電極パッドである。
【0008】
図48に示すように、キャップ基板C1は、ベース基板B1の可動電極Emを覆うようにして凹部32が配置され、凹部32の周りでベース基板B1に貼り合わされて、接合面D1が形成されている。ベース基板B1とキャップ基板C1の接合面D1は、ベース基板B1の所定領域R1において環状となるように設定されており、上記ベース基板B1とキャップ基板C1の貼り合わせによって、ベース基板B1における所定領域R1の表面とキャップ基板C1における凹部32の表面とで構成される空間が、高真空状態または所定の雰囲気(N2等)、圧力で密封されている。また、上記貼り合わせによって、図中に例示した所定のキャップ導電領域Ce1,Ce2が、それぞれ、所定のベース半導体領域Bs1,Bs2に電気的に接続されてなる、引き出し導電領域として機能する。すなわち、ベース基板B1における可動半導体領域Bs1と固定半導体領域Bs2に、それぞれ、引き出し導電領域Ce1,Ce2が接続されている。
【0009】
図48に示す半導体装置90においては、ベース基板B1に貼り合わされる導電性を有したキャップ基板C1が、ベース基板B1の表層部の所定領域R1に形成される力学量センサ素子を保護するための密封キャップとして機能する。
【0010】
キャップ基板C1には、絶縁分離された複数個のキャップ導電領域Ceが形成されており、所定のキャップ導電領域Ce1,Ce2が、ベース基板B1に形成された所定の絶縁分離されてなるベース半導体領域Bs1,Bs2に電気的に接続されて、引き出し導電領域として機能する。図48の半導体装置90では、ベース基板B1に貼り合わされたキャップ基板C1の貼り合わせ面と反対側の外部に露出する引き出し導電領域Ce1,Ce2(にある電極パッド34)へワイヤボンディング等の電気的な接続を行うことができる。これによって、図48の半導体装置90では、引き出し導電領域Ce1,Ce2を介してベース基板B1の表層部の所定領域R1に形成されている力学量センサ素子への電気的な接続を行うことができる。従って、図48の半導体装置90においては、ワイヤボンディングのための大きな貫通穴をキャップ基板に形成する必要がない。このため、チップサイズを小さくでき、小型で安価な半導体装置とすることができる。また、上記キャップ基板C1の外部に露出する引き出し導電領域Ce1,Ce2(にある電極パッド34)への電気的な接続は、フェースダウンボンディング(ボールボンディング)であってもよく、実装面での制約も少ない。
【0011】
さらに、半導体装置90におけるキャップ基板C1は、ベース基板B1上に堆積層として形成されたものではなく、一枚の基板を加工して形成されたものである。従って、例えばキャップ基板の厚さを任意に設定できるため、高い強度を確保することができる。また、種々の構造を当該キャップ基板C1に一般的な基板加工方法を用いて容易に形成することができるため、例えば密封キャップをベース基板B1上に堆積層として形成する場合に較べて製造コストを低減することができ、安価な半導体装置とすることができる。
【0012】
図49は特許文献2に開示された別構成の半導体装置の一例で、図49(a)は半導体装置91の模式的な断面図であり、図49(b)は半導体装置91の模式的な上面図である。図49(a)の断面図は、図49(b)の一点鎖線A−Aでの断面について、分かり易くするために切断線に沿って任意に伸縮して簡略化して示した図となっている。尚、図49の半導体装置91において、図48の半導体装置90と同様の部分については同じ符号を付した。また、図49(b)においては、半導体装置91の可動電極Emと固定電極Esを簡略化して示しているが、実際にはそれぞれ櫛歯状で交互に噛みあうようになっている。
【0013】
図50は、図49の半導体装置91のベース基板B2を示す図で、図50(a)はベース基板B2の断面図であり、図50(b)はベース基板B2の上面図である。また、図51は、図49の半導体装置91のキャップ基板C2を示す図で、図51(a)はキャップ基板C2の断面図であり、図50(b)はキャップ基板C2の上面図である。尚、図49〜図51では、(a)の断面図と(b)の上面図は、各図で対応したものとなっている。また、一点鎖線A−Aで示した切断線も、各図で対応したものとなっている。
【0014】
図48の半導体装置90では、ベース基板B1の表層部における所定領域R1に対向して、キャップ基板C1に凹部32が形成されていた。そして、このキャップ基板C1が、該凹部32の周りでベース基板B1に貼り合わされて、接合面D1が形成されていた。
【0015】
一方、図49に示す半導体装置91は、ベース基板B2の所定領域R1のベース半導体領域Bs上に、高濃度の不純物を含む導電性の多結晶シリコンや金属等の導電膜50からなる凸部T1が形成されている。そして、キャップ基板C2が、ベース基板B2の該凸部T1に貼り合わされて、接合面D1が形成されている。
【0016】
図48の半導体装置90と同様に、図49の半導体装置91においても、ベース基板B2に貼り合わされる導電性を有したキャップ基板C2が、ベース基板B2の表層部の所定領域R1に形成される力学量センサ素子を保護するための密封キャップとして機能する。また、キャップ基板C2に形成されたキャップ導電領域(部分領域)Ce1,Ce2が、ベース基板B2に形成されたベース半導体領域Bs1,Bs2に電気的に接続されて、引き出し導電領域として機能し、ここにある電極パッド34へワイヤボンディング等の電気的な接続を行うことができる。また、フェースダウンボンディング(ボールボンディング)であってもよく、実装面での制約も少ない。さらに、キャップ基板C2は、任意の厚さに設定でき高い強度を確保することができると共に、安価に製造することができる。一方、図49の半導体装置91におけるキャップ基板C2は、図48の半導体装置90におけるキャップ基板C1と異なり、ベース基板B2への貼り合わせ面を平坦にすることができる。このため、キャップ基板C2の製造が、キャップ基板C1に較べてさらに容易となる。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特表2006−521022号公報
【特許文献2】特開2008−229833号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
図48と図49に示した半導体装置90,91は、いずれも、単結晶シリコン基板30をベース基板B1,B2に対向して貼り合わされるキャップ基板C1,C2として用いた半導体装置であって、所定のキャップ導電領域(部分領域)Ce1,Ce2がベース基板B1,B2からの引き出し導電領域として機能する半導体装置である。上記半導体装置90,91は、上記キャップ基板C1,C2により、ベース基板B1,B2の表層部に形成された力学量センサ素子を密封保護できると共に、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。
【0019】
上記半導体装置90,91において、キャップ基板C1,C2を構成している母体の基板には、単結晶シリコン基板30が用いられている。トレンチによって複数の部分領域に分割され、前記部分領域が引き出し導電領域として利用可能なキャップ基板を構成するための基板材料としては、単結晶シリコンに限らず、導電性または半導電性の任意の基板材料であってよい。一方、単結晶シリコンは、他の基板材料に較べて低コストでトレンチ加工が容易である反面、比抵抗が比較的大きいため、引き出し導電領域とした場合の抵抗値が大きくなり、引き出し導電領域としての適用範囲が限定されてしまう。
【0020】
そこで本発明は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供することを目的としている。
【課題を解決するための手段】
【0021】
請求項1〜8に記載の発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板に関する発明である。
【0022】
請求項1に記載の領域分割基板は、基板の第1表面から第2表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、前記トレンチによって形成された前記部分領域の側壁に、前記第1表面の側から前記第2表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、前記導電層を介して、前記トレンチに絶縁体が埋め込まれてなることを特徴としている。
【0023】
上記領域分割基板においては、単にトレンチによって複数の部分領域に分割されただけの従来の領域分割基板と異なり、トレンチによって形成された部分領域の側壁に第1表面の側から第2表面の側に亘って当該基板より高い導電率を有する導電層が形成されている。このため、所定の部分領域を引き出し導電領域として利用する場合には、該部分領域の側壁に形成されている当該基板より高い導電率を有した上記導電層を主な電流経路とすることができ、従来の領域分割基板に較べて、引き出し導電領域としての抵抗値を小さくすることができる。また、上記領域分割基板においては部分領域の側壁に形成されている上記導電層を主な電流経路とすることができるため、母体となる基板の材料は、導電性または半導電性の材料に限らず、絶縁性の材料であっても部分領域を引き出し導電領域として利用することが可能である。
【0024】
上記導電層を引き出し導電領域の主な電流経路とする場合、上記導電層は、導電率が高い材料ほど好ましいが、当該基板より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板の材料との接合性に優れた材料を選択することもできる。また、上記導電層の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。
【0025】
以上のようにして、上記領域分割基板は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である領域分割基板であって、従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板とすることができる。
【0026】
前述したように、上記領域分割基板の母体となる基板の材料は、導電性、半導電性または絶縁性の任意の材料であってよい。しかしながら、前記基板は、特に請求項2に記載のように、低コストでトレンチ加工が容易な単結晶シリコンからなることが好ましい。
【0027】
部分領域の側壁に導電層が形成されてなる上記領域分割基板は、比抵抗が比較的大きな単結晶シリコンからなる基板に適用しても、部分領域を引き出し導電領域として利用した場合の抵抗値を小さくすることができる。逆に言えば、上記領域分割基板においては、不純物濃度が低く比抵抗が大きな単結晶シリコンからなる基板を用いても、導電層が形成され部分領域を抵抗値が小さな引き出し導電領域として機能させることができる。
【0028】
また、単結晶シリコンからなる基板を用いる場合には、請求項3に記載のように、前記基板と前記導電層の間に、絶縁体層が形成されてなるようにしてもよい。これによれば、前記部分領域にIC回路を形成する場合に特に効果的で、後述するように、上記絶縁体層を層間絶縁膜や保護膜として利用することができる。また、請求項4に記載のように、前記絶縁体層は、容易に形成できる酸化シリコン層であることが好ましい。
【0029】
上記領域分割基板における前記導電層は、例えば請求項5に記載のように、高い導電率を有した金属層、シリコン(Si)との接合性に優れた高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体とすることができる。
【0030】
上記領域分割基板においては、請求項6に記載のように、前記導電層が、前記トレンチの周りにおいて、前記第1表面および前記第2表面の少なくとも一方を覆うように形成されてなる構成とすることが好ましい。
【0031】
これによれば、上記第1表面および第2表面の少なくとも一方を覆う導電層への電気接合が容易になると共に、該導電層を側壁とする部分領域を引き出し導電領域として利用した場合の抵抗値をより小さくすることができる。
【0032】
上記領域分割基板における前記絶縁体は、例えば請求項7に記載のように、半導体製造において一般的に用いられる酸化シリコンとすることができる。
【0033】
上記領域分割基板においては、請求項8に記載のように、前記絶縁体が、前記第1表面の側から前記第2表面の側に亘って埋め込まれてなることが、該領域分割基板の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば寄生容量を低減するためには、前記絶縁体が、前記第1表面または前記第2表面の一方の側だけに埋め込まれてなるようにしてもよい。
【0034】
請求項9〜23に記載の発明は、請求項1乃至8のいずれか一項に記載の領域分割基板を用いた半導体装置に関する発明である。
【0035】
請求項9に記載の半導体装置は、請求項1乃至8のいずれか一項に記載の領域分割基板を用いた半導体装置であって、半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、所定の前記部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴としている。
【0036】
上記半導体装置においては、ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板が、ベース基板の表層部の所定領域に形成される各種の素子を保護するための密封キャップとして機能する。また、前記キャップ基板には、絶縁分離された複数個の部分領域が形成されており、所定の部分領域が、ベース基板に形成された所定の絶縁分離されてなるベース半導体領域に電気的に接続されて、引き出し導電領域として機能する。
【0037】
上記領域分割基板をキャップ基板として用いた半導体装置においては、単にトレンチによって複数の部分領域に分割されただけのキャップ基板を用いる従来の半導体装置と異なり、キャップ基板におけるトレンチによって分割された複数の部分領域の側壁に、高い導電率を有する導電層が形成されている。従って、上記半導体装置における引き出し導電領域は、従来の半導体装置のそれに較べて、抵抗値を小さくすることができる。
【0038】
また、上記半導体装置において、部分領域の一部が引き出し導電領域として利用されるキャップ基板として用いた領域分割基板の母体となる基板の材料は、前述したように部分領域の側壁に形成されている導電層を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば単結晶シリコンを用いる場合も任意の不純物濃度であってよい。従って、上記半導体装置におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子を形成して種々の利用に供することも可能である。
【0039】
尚、上記半導体装置についても、従来の半導体装置と同様に、ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域へ、ワイヤボンディングやフェースダウンボンディング(ボールボンディング)による電気的な接続を行うことができることは言うまでもない。
【0040】
以上のようにして、上記半導体装置は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板を用いた半導体装置であって、ベース基板の表層部に形成された各種の素子がキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【0041】
上記半導体装置は、例えば請求項10に記載のように、前記キャップ基板において、前記ベース基板の前記所定領域に対向して凹部が形成され、前記キャップ基板が、前記凹部の周りで前記ベース基板に貼り合わされてなる構成とするこができる。
【0042】
上記半導体装置は、請求項11に記載のように、前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなる構成としてもよい。これによれば、キャップ基板の貼り合わせ面を平坦にすることができる。この場合、例えば請求項12に記載のように、前記凸部は、単結晶シリコン、多結晶シリコンまたは金属のいずれかとすることができる。
【0043】
また、上記半導体装置におけるベース基板は、例えば請求項13に記載のように、埋め込み酸化膜を有するSOI(Silicon On Insulator)基板とすることができ、前記ベース半導体領域を、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、SOI層からなる領域とすることができる。このSOI層は、単結晶シリコンでも多結晶シリコンでもよい。
【0044】
上記ベース基板としてSOI基板を用いる場合には、例えば請求項14に記載のように、上記半導体装置を、以下に示す慣性力を利用した力学量センサ素子を有してなる半導体装置とすることができる。すなわち、前記ベース基板における前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、前記可動電極と固定電極の対向面で静電容量が形成され、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出するように、上記半導体装置を構成する。尚、上記半導体装置における前記力学量は、例えば請求項15に記載のように、加速度または角速度とすることができる。
【0045】
上記力学量センサ素子を有してなる半導体装置は、半導体からなるベース基板の表層部に形成された力学量センサ素子を保護するために、前記ベース基板の力学量センサ素子上に密封キャップが配置されてなる半導体装置であって、前述したように、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。
【0046】
上記半導体装置において、前記キャップ基板を構成する前記基板が単結晶シリコンからなる場合には、請求項16に記載のように、前記複数個の部分領域のうち、所定の部分領域に、IC回路を形成することが可能である。
【0047】
上記のようにIC回路を形成する場合には、請求項17に記載のように、前記基板と前記導電層の間に、絶縁体層が形成されてなることが好ましい。これによれば、該絶縁体層を、層間絶縁膜や保護膜として利用することができる。請求項18に記載のように、前記絶縁体層は、容易に形成できる酸化シリコン層であることが好ましい。
【0048】
また、請求項19に記載のように、前記IC回路は、前記キャップ基板における前記ベース基板の所定領域と対向する側に形成されて、前記貼り合わせにより密封される空間内に配置されてなる構成とすることもできる。これによれば、IC回路をより確実に保護することができる。
【0049】
さらに、請求項20に記載のように、前記IC回路が形成されてなる部分領域に、前記導電層が当該部分領域を包み込むようにして形成されてなる構成としてもよい。これによれば、該導電層を電気的シールドとして機能させることができる。
【0050】
上記半導体装置において、前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン(Si)からなる場合には、例えば請求項21に記載のように、前記ベース基板と前記キャップ基板が、シリコン(Si)直接接合により貼り合わされてなる構成とすることができる。
【0051】
上記Si直接接合によって、ベース基板とキャップ基板が導電性を確保した状態で強固に貼り合わされると共に、前記ベース基板の所定領域とキャップ基板とで構成される空間を完全密封することができる。尚、上記Si直接接合は、高温で行われたものであってもよいし、低温で行われたものであってもよい。
【0052】
また、前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン(Si)からなる場合には、請求項22に記載のように、前記ベース基板と前記キャップ基板が、金(Au)−シリコン(Si)共晶接合により貼り合わされてなる構成としてもよい。これによっても、ベース基板とキャップ基板が導電性を確保した状態で強固に貼り合わされると共に、前記ベース基板の所定領域とキャップ基板とで構成される空間を完全密封することができる。
【0053】
尚、上記半導体装置においては、請求項23に記載のように、前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなる構成であってもよい。
【0054】
請求項24〜28に記載の発明は、請求項1に記載の領域分割基板の製造方法に関する発明である。
【0055】
請求項24に記載の領域分割基板の製造方法は、請求項1に記載の領域分割基板の製造方法であって、前記基板となる1次基板の前記第1表面の側に、前記トレンチとなる所定深さで当該1次基板を貫通しない1次トレンチを形成する1次トレンチ形成工程と、前記1次トレンチの側壁を覆うようにして、前記導電層となる1次導電層を形成する1次導電層形成工程と、前記絶縁体となる1次絶縁体を前記1次トレンチに埋め込む1次絶縁体埋め込み工程と、前記第1表面の側から研削して、前記1次基板を露出し、前記基板の第1表面とする第1表面形成工程と、前記1次絶縁体埋め込み工程の後、前記第2表面の側から研削して、前記基板の第2表面とすると共に、前記1次絶縁体を露出して、前記導電層および前記絶縁体とする第2表面形成工程とを有してなることを特徴としている。
【0056】
これによって、上記請求項1に記載の領域分割基板を製造することができる。尚、これによって製造される領域分割基板の効果については前述したとおりであり、その説明は省略する。
【0057】
上記領域分割基板の製造方法においては、例えば請求項25に記載のように、前記1次導電層形成工程の後、前記1次絶縁体埋め込み工程を実施し、前記1次絶縁体埋め込み工程の後、前記第1表面形成工程を実施する構成とすることができる。
【0058】
この場合には、例えば請求項26に記載のように、前記第1表面形成工程において、前記第1表面の側から研削して、前記1次基板の上に形成された1次導電層を露出した後、該1次導電層をパターニングして前記1次基板を露出する。また、請求項27に記載のように、前記1次絶縁体埋め込み工程において、前記1次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる1次絶縁体を埋め込み、前記第2表面形成工程において、前記第2表面の側からの研削により前記基板の第2表面に露出する前記犠牲層を、エッチングにより除去するようにしてもよい。これによれば、第1表面の側だけに絶縁体が埋め込まれた領域分割基板を製造するに際して、第2表面形成工程における研削をトレンチに犠牲層が埋め込まれた状態で実施できるため、研削に伴う基板の割れや欠けを抑制することができる。
【0059】
また、上記領域分割基板の製造方法においては、請求項28に記載のように、前記1次導電層形成工程の後、前記第1表面形成工程を実施し、前記第1表面形成工程の後、前記1次絶縁体埋め込み工程を実施する構成としてもよい。
【0060】
請求項29に記載の発明は、請求項9に記載の半導体装置の製造方法に関する発明である。
【0061】
請求項29に記載の発明は、請求項9に記載の半導体装置の製造方法であって、前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴としている。
【0062】
これによって、上記請求項9に記載の半導体装置を製造することができる。尚、これによって製造される半導体装置の効果については前述したとおりであり、その説明は省略する。
【図面の簡単な説明】
【0063】
【図1】本発明に係る領域分割基板の一例を示す図で、(a)は、領域分割基板A10の部分的な上面図であり、(b)は、(a)における一点鎖線B−Bでの断面図である。
【図2】図1と同様の領域分割基板A11を用いた本発明に係る半導体装置の一例を示す図で、(a)は、半導体装置100の部分的な平面図であり、(b)は、(a)における一点鎖線C−Cでの断面図である。
【図3】領域分割基板A10の製造方法の一例を示す工程別の断面図である。
【図4】領域分割基板A10の製造方法の一例を示す工程別の断面図である。
【図5】導電層35としてCNTを形成する場合の領域分割基板A10の製造方法を示す工程別の断面図である。
【図6】導電層35としてCNTを形成する場合の領域分割基板A10の製造方法を示す工程別の断面図である。
【図7】図2の半導体装置100におけるベース基板B3の準備工程の一例を示した工程別の断面図である。
【図8】図2の半導体装置100における領域分割基板A11を用いたキャップ基板の準備工程の一例を示した工程別の断面図である。
【図9】図7の工程により準備したベース基板B3と、図8工程により準備した領域分割基板A11を用いたキャップ基板とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。
【図10】別の半導体装置の例を示す図で、半導体装置101の模式的な断面図である。
【図11】図10の半導体装置101を構成しているベース基板B4と領域分割基板A12を用いたキャップ基板を分解して示した図で、ベース基板B4と領域分割基板A12を貼り合わせる前の位置決めして積層する様子を示した図である。
【図12】図10の半導体装置101における領域分割基板A12を用いたキャップ基板の製造工程別の断面図である。
【図13】図10の半導体装置101における領域分割基板A12を用いたキャップ基板の製造工程別の断面図である。
【図14】別の半導体装置の例を示す図で、半導体装置102の模式的な断面図である。
【図15】図14の半導体装置102を構成しているベース基板B5と領域分割基板A13を用いたキャップ基板を分解して示した図で、ベース基板B5と領域分割基板A13を貼り合わせる前の位置決めして積層する様子を示した図である。
【図16】図14の半導体装置102におけるキャップ基板として用いた領域分割基板A13の製造工程別の断面図である。
【図17】図14の半導体装置102におけるキャップ基板として用いた領域分割基板A13の製造工程別の断面図である。
【図18】別の半導体装置の例を示す図で、半導体装置103の模式的な断面図である。
【図19】図18の半導体装置103を構成しているベース基板B6と領域分割基板A14を用いたキャップ基板を分解して示した図で、ベース基板B6と領域分割基板A14を貼り合わせる前の位置決めして積層する様子を示した図である。
【図20】図18の半導体装置103における領域分割基板A14を用いたキャップ基板の製造工程別の断面図である。
【図21】図18の半導体装置103における領域分割基板A14を用いたキャップ基板の製造工程別の断面図である。
【図22】トレンチ31aの下方が空間37となっている領域分割基板の別の製造方法を説明する図で、領域分割基板A15の製造工程別の断面図である。
【図23】別の半導体装置の例を示す図で、半導体装置104の模式的な断面図である。
【図24】図23の半導体装置104を構成しているベース基板B7とキャップ基板である領域分割基板A16を分解して示した図で、ベース基板B7と領域分割基板A16を貼り合わせる前の位置決めして積層する様子を示した図である。
【図25】図23の半導体装置104におけるキャップ基板として用いた領域分割基板A16の製造工程別の断面図である。
【図26】図23の半導体装置104におけるキャップ基板として用いた領域分割基板A16の製造工程別の断面図である。
【図27】別の半導体装置の例を示す図で、キャップ基板として領域分割基板A17を用いた半導体装置105の模式的な断面図である。
【図28】別の半導体装置の例を示す図で、半導体装置108の模式的な断面図である。
【図29】図28の半導体装置108を構成しているベース基板B5と領域分割基板A20を用いたキャップ基板を分解して示した図で、ベース基板B5と領域分割基板A20を貼り合わせる前に位置決めして積層する様子を示した図である。
【図30】(a)〜(c)は、図28の半導体装置108でキャップ基板として用いた領域分割基板A20の製造工程別の断面図である。
【図31】(a)〜(c)は、図28の半導体装置108でキャップ基板として用いた領域分割基板A20の製造工程別の断面図である。
【図32】(a)〜(e)は、図28の半導体装置108でキャップ基板として用いた領域分割基板A20の製造工程別の断面図である。
【図33】図28に示した半導体装置108の応用例で、半導体装置109の模式的な断面図である。
【図34】(a)〜(c)は、図33の半導体装置109でキャップ基板として用いた領域分割基板A21の製造途中の一部工程を抜き出して示した断面図である。
【図35】図33に示した半導体装置109の変形例で、半導体装置110の模式的な断面図である。
【図36】図35の半導体装置110例とした領域分割基板A22の外部への接続方法を示す模式的な断面図で、(a)はボンディングワイヤWbを用いた接続であり、(b)は半田ボールSbを用いたボールボンディングによる接続である。
【図37】別の半導体装置の例を示す図で、領域分割基板A18を間に挟んで、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B8と加速度センサ素子が形成されたベース基板B9とが両側に貼り合わされた、半導体装置105の模式的な断面図である。
【図38】図37の半導体装置105を構成しているベース基板B8、領域分割基板A18およびベース基板B9を分解して示した図である。
【図39】図37の半導体装置105におけるベース基板B8の製造方法を示す工程別の断面図である。
【図40】図37の半導体装置105におけるベース基板B8の製造方法を示す工程別の断面図である。
【図41】図37の半導体装置105における領域分割基板A18の製造方法を示す工程別の断面図である。
【図42】予め準備したベース基板B8、領域分割基板A18およびベース基板B9を用いた、半導体装置105の製造工程別の断面図である。
【図43】予め準備したベース基板B8、領域分割基板A18およびベース基板B9を用いた、半導体装置105の製造工程別の断面図である。
【図44】別の半導体装置の例を示す図で、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B10と加速度センサ素子が形成された領域分割基板A19とが貼り合わされてなる半導体装置106の模式的な断面図である。
【図45】図37の半導体装置106を構成しているベース基板B10と領域分割基板A19を分解して示した図で、ベース基板B10とキャップ基板である領域分割基板A19を貼り合わせる前の位置決めして積層する様子を示した図である。
【図46】図44の半導体装置106におけるベース基板B10の製造方法を示す工程別の断面図である。
【図47】図44の半導体装置106における領域分割基板A19を用いたキャップ基板の製造方法を示す工程別の断面図である。
【図48】特許文献2に開示された半導体装置の一例で、半導体装置90の模式的な断面を示す図である。
【図49】特許文献2に開示された別構成の半導体装置の一例で、(a)は半導体装置91の模式的な断面図であり、(b)は半導体装置91の模式的な上面図である。
【図50】図49の半導体装置91のベース基板B2を示す図で、(a)はベース基板B2の断面図であり、(b)はベース基板B2の上面図である。
【図51】図49の半導体装置91のキャップ基板C2を示す図で、図51(a)はキャップ基板C2の断面図であり、図50(b)はキャップ基板C2の上面図である。
【発明を実施するための形態】
【0064】
本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。以下、本発明を実施するための形態を、図に基づいて説明する。
【0065】
図1は、本発明に係る領域分割基板の一例を示す図で、図1(a)は、領域分割基板A10の部分的な上面図であり、図1(b)は、図1(a)における一点鎖線B−Bでの断面図である。尚、図1に示す領域分割基板A10において、図48に示した半導体装置90におけるキャップ基板C1と同様の部分については、同じ符号を付した。
【0066】
領域分割基板A10は、図1(b)に示すように、単結晶シリコンからなる基板30の第1表面S1から第2表面S2に亘って、当該基板30を貫通するように形成されたトレンチ31aによって、当該基板30が複数の部分領域Ceに分割されている。また、トレンチ31aによって形成された部分領域Ceの側壁には、第1表面S1の側から第2表面S2の側に亘って、当該基板30より高い導電率を有する導電層35が形成され、該導電層35を介して、トレンチ31a内に絶縁体31bが埋め込まれた構造となっている。第1表面S1の側から第2表面S2の側に亘る導電層35が形成された部分領域Ceは、後述するように、領域分割基板A10をキャップ基板として用いる半導体装置において、引き出し導電領域として利用可能である。
【0067】
図1に示す領域分割基板A10においては、図48に示した半導体装置90における単にトレンチ(絶縁分離トレンチ31)によって複数の部分領域(キャップ導電領域Ce)に分割されただけの従来の領域分割基板(キャップ基板C1)と異なり、トレンチ31aによって形成された部分領域Ceの側壁に第1表面S1の側から第2表面S2の側に亘って当該基板30より高い導電率を有する導電層35が形成されている。このため、所定の部分領域Ceを引き出し導電領域として利用する場合には、該部分領域Ceの側壁に形成されている当該基板30より高い導電率を有した導電層35を主な電流経路とすることができ、図48に示した従来の領域分割基板(キャップ基板C1)に較べて、引き出し導電領域としての抵抗値を小さくすることができる。
【0068】
また、図1の領域分割基板A10においては、母体となる基板として、単結晶シリコン基板30が用いられている。しかしながら、図1に示す領域分割基板A10の構造は、部分領域Ceの側壁に形成されている導電層35を主な電流経路とすることができるため、母体となる基板の材料は、単結晶シリコン基板30に限らず、多結晶シリコン基板であってもよい。また、導電性や半導電性の材料に限らず、絶縁性の材料であっても部分領域Ceを引き出し導電領域として利用することが可能である。
【0069】
一方、図1に示す単結晶シリコンからなる基板30は、低コストでトレンチ31aの加工が容易であり、領域分割基板A10の母体となる基板として好ましい材料である。部分領域Ceの側壁に導電層35が形成された領域分割基板A10は、比抵抗が比較的大きな単結晶シリコンからなる基板30に適用しても、部分領域Ceを引き出し導電領域として利用した場合の抵抗値を小さくすることができる。逆に言えば、上記領域分割基板A10においては、不純物濃度が低く比抵抗が大きな単結晶シリコンからなる基板30を用いても、導電層35が形成された部分領域Ceを抵抗値が小さな引き出し導電領域として機能させることができる。
【0070】
図1の領域分割基板A10のように、導電層35を引き出し導電領域の主な電流経路とする場合、導電層35は、導電率が高い材料ほど好ましいが、当該基板30より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板30の材料との接合性に優れた材料を選択することもできる。例えば、図1の領域分割基板A10における導電層35は、アルミニウム(Al)等の高い導電率を有した金属層、シリコン(Si)との接合性に優れた高不純物濃度シリコン層やタングステン(W)、チタン(Ti)、白金(Pt)等をシリコン(Si)と反応させて形成する金属シリサイド層、およびそれらの積層体とすることができる。また、導電層35の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。
【0071】
図1の領域分割基板A10における絶縁体31bは、例えば半導体製造において一般的に用いられる、酸化シリコン(SiO2)とすることができる。また、絶縁体31bは、図1(b)に示すように、第1表面S1の側から第2表面S2の側に亘ってトレンチ31aに埋め込まれてなることが、領域分割基板A10の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば絶縁体31bを誘電体層とする寄生容量を低減するためには、該絶縁体が後述するように第1表面S1または第2表面S2の一方の側だけに埋め込まれてなるようにしてもよい。
【0072】
以上のようにして、図1に例示した領域分割基板A10は、基板30が該基30を貫通するトレンチ31aによって複数の部分領域Ceに分割されてなり、部分領域Ceが引き出し導電領域として利用可能である領域分割基板であって、図48に示した従来の領域分割基板(キャップ基板C1)と較べて部分領域Ceを引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板とすることができる。
【0073】
図2は、図1と同様の領域分割基板A11を用いた本発明に係る半導体装置の一例を示す図で、図2(a)は、半導体装置100の部分的な平面図であり、図2(b)は、図2(a)における一点鎖線C−Cでの断面図である。尚、図2(a)は、図2(b)における一点鎖線D−Dでの断面を示した図である。また、図2に示す半導体装置100において、図48および図49に示した半導体装置90,91と同様の部分については、同じ符号を付した。
【0074】
図2に示す半導体装置100は、図1に示した領域分割基板A10と同様の領域分割基板A11を用いた半導体装置である。図2の半導体装置100は、半導体からなるベース基板B3であって、絶縁分離された複数個のベース半導体領域Bsが表層部に形成されてなるベース基板B3と、ベース基板B3に貼り合わされる領域分割基板A11を用いたキャップ基板とを有している。キャップ基板である領域分割基板A11は、ベース基板B3の表層部における所定領域R1に対向して貼り合わされて、前記所定領域R1とキャップ基板である領域分割基板A11とで構成される空間が、密封されると共に、所定の部分領域Ce1,Ce2が、所定のベース半導体領域Bs1,Bs2に電気的に接続されてなる、引き出し導電領域として機能する。
【0075】
より詳細に説明すると、図2の半導体装置100におけるベース基板B3は、埋め込み酸化膜20を有するSOI(Silicon On Insulator)基板で、埋め込み酸化膜20を挟んで、SOI層21と支持基板22とで構成されている。ベース基板B3には、絶縁分離された複数個のベース半導体領域Bsが表層部に形成されている。図2の半導体装置100におけるベース半導体領域Bsは、埋め込み酸化膜20に達するトレンチ23により周囲から絶縁分離された、SOI層21からなる領域である。ベース基板B3の所定領域R1のベース半導体領域Bs上には、多結晶シリコンや金属等の導電膜50からなる凸部T1が形成されている。また、凸部T1を構成している導電膜50は、ベース基板B3とキャップ基板である領域分割基板A11を金(Au)−シリコン(Si)共晶接合で貼り合わせる場合には、金(Au)−シリコン(Si)合金となる。さらに、凸部T1としては、ベース半導体領域Bs上に導電膜50を形成する代わりに、加工成形して単結晶シリコンからなるベース半導体領域Bsの表面が凸部T1を有するようしてもよい。尚、ベース基板B3において、埋め込み酸化膜20とベース半導体領域Bsを貫通する符号51で示した部分は、SOI層21の表面側から支持基板22に電気的なコンタクトをとるために形成されたコンタクト層で、多結晶シリコン等からなり支持基板22の電位固定等に用いられる。
【0076】
図2に示す半導体装置100は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板B3の表層部に形成されている複数個のベース半導体領域Bsで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板B3における複数個のベース半導体領域Bsのうち、図中に示したベース半導体領域Bs1が、埋め込み酸化膜20の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Emを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Bs2が、可動電極Emと対向する固定電極Esを有する固定半導体領域となっている。尚、半導体装置100の力学量センサ素子に関する平面構造は、図50のベース基板B2と同様であり図示を省略したが、図2の断面図に示す2個の可動半導体領域Bs1と2個の固定半導体領域Bs2は、それぞれ、平面構造において連結した一体の領域である。半導体装置100においては、可動半導体領域Bs1の可動電極Emと固定半導体領域Bs2の固定電極Esの対向面で静電容量が形成され、可動電極Emが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Emと固定電極Esの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。また、ベース基板B3における所定領域R1以外の他の領域には、別の素子や回路が形成されていてもよい。
【0077】
図2の半導体装置100のキャップ基板である領域分割基板A11は、単結晶シリコン基板30からなり、複数個の部分領域Ceが形成されている。部分領域Ceは、単結晶シリコン基板30を貫通するトレンチ31aにより分割されてなる領域で、トレンチ31aによって形成された部分領域Ceの側壁には、当該基板30より高い導電率を有する導電層35が形成されている。尚、領域分割基板A11上において、符号33で示された部分は酸化シリコン(SiO2)膜等からなる表面保護層であり、符号34デ示された部分はアルミニウム(Al)等からなる配線や電極パッドである。
【0078】
半導体装置100においては、図2(b)に示すように、キャップ基板である領域分割基板A11の平坦な一方の表面がベース基板B3に凸部T1に貼り合わされて、接合面D1が形成されている。ベース基板B3と領域分割基板A11の接合面D1は、ベース基板B3の所定領域R1において環状となるように凸部T1cが設定されており、ベース基板B3とキャップ基板である領域分割基板A11の貼り合わせによって、ベース基板B3における所定領域R1の表面とキャップ基板である領域分割基板A11の表面とで構成される空間が、高真空状態で密封されている。また、上記貼り合わせによって、図中に例示した領域分割基板A11の所定の部分領域Ce1,Ce2が、それぞれ、凸部T1a,T1bを介して、ベース半導体領域Bs1,Bs2に電気的に接続され、引き出し導電領域として機能する。すなわち、ベース基板B3における可動半導体領域Bs1と固定半導体領域Bs2に、それぞれ、引き出し導電領域Ce1,Ce2が接続された構成となっている。尚、半導体装置100の電極パッド34には、このままワイヤボンディングしてもよいが、必要に応じてパッシベーション膜を形成し、フリップチップバンプ等のボールボンディング接続構造としてもよい。この場合、必要に応じてチップの応力バランスをとるため、電気接続をとらないダミーバンプを設置することもできる。
【0079】
図2に示す半導体装置100においては、ベース基板B3に貼り合わされる領域分割基板A11を用いたキャップ基板が、ベース基板B3の表層部の所定領域R1に形成される各種の素子を保護するための密封キャップとして機能する。すなわち、半導体装置100においては、領域分割基板A11を用いたキャップ基板が、ベース基板B3の表層部の所定領域R1に形成される力学量センサ素子を保護するための密封キャップとして機能する。また、該キャップ基板には、絶縁分離された複数個の部分領域Ceが形成されており、所定の部分領域Ce1,Ce2が、ベース基板B3に形成された所定の絶縁分離されてなるベース半導体領域Bs1,Bs2に電気的に接続されて、引き出し導電領域として機能する。
【0080】
上記領域分割基板A11をキャップ基板として用いた半導体装置100においては、図48および図49に示した単にトレンチ(絶縁分離トレンチ31)によって複数の部分領域Ceに分割されただけのキャップ基板C1,C2を用いる従来の半導体装置90,91と異なり、キャップ基板として用いた領域分割基板A11におけるトレンチ31aによって分割された複数の部分領域Ceの側壁に、高い導電率を有する導電層35が形成されている。従って、上記半導体装置100における引き出し導電領域Ce1,Ce2は、従来の半導体装置90,91のそれに較べて、抵抗値を小さくすることができる。
【0081】
また、上記半導体装置100において、部分領域Ceの一部が引き出し導電領域として利用されるキャップ基板として用いた領域分割基板A11の母体となる基板の材料は、前述したように部分領域Ceの側壁に形成されている導電層35を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば単結晶シリコンを用いる場合も任意の不純物濃度であってよい。従って、上記半導体装置100におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子を形成して種々の利用に供することも可能である。
【0082】
尚、図2に示す半導体装置100についても、図48および図49に示した従来の半導体装置90,91と同様に、ベース基板B3に貼り合わされる領域分割基板A11を用いたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域Ce1,Ce2に接続した電極34へ、ワイヤボンディングやフェースダウンボンディング(ボールボンディング)による電気的な接続を行うことができることは言うまでもない。
【0083】
以上のようにして、図2に示す半導体装置100は、基板30が該基板30を貫通するトレンチ31aによって複数の部分領域Ceに分割されてなり、前記部分領域Ceが引き出し導電領域Ce1,Ce2として利用可能である、領域分割基板A11を用いた半導体装置であって、ベース基板B3の表層部に形成された各種の素子が領域分割基板A11を用いたキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域Ce1,Ce2の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【0084】
次に、図1に示した領域分割基板A10の製造方法について説明する。
【0085】
図3と図4は、領域分割基板A10の製造方法の一例を示す工程別の断面図である。
【0086】
最初に、図3(a)に示す1次トレンチ形成工程において、領域分割基板A10の基板30となる1次基板30aの第1表面S1の側に、トレンチ31aとなる所定深さで当該1次基板30aを貫通しない1次トレンチ31aaを形成する。1次基板30aには、例えば、結晶方位(100)で、砒素(As)やリン(P)等を高濃度に含んだ比抵抗0.001〜1ΩcmのN+型単結晶シリコン基板を用いる。また、1次トレンチ31aaは、10〜500μmの所定の深さに形成する。
【0087】
次に、図3(b)に示す1次導電層形成工程において、図3(a)の1次トレンチ31aaの側壁を覆うようにして、領域分割基板A10の導電層35となる1次導電層35aを第1表面S1の側の全面に形成する。1次導電層35aは、例えばアルミニウム(Al)や金(Au)、タングステン(W)等の金属膜を、蒸着、スパッタリング、CVD等で、0.1〜2μmの厚さで形成する。
【0088】
次に、図3(c)に示す1次絶縁体埋め込み工程において、領域分割基板A10の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、図3(b)の1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。1次絶縁体31baは、例えば蒸着、スパッタリング、CVD等で酸化シリコン(SiO2)膜を堆積し、1次トレンチ31aaを埋め込むように形成する。領域分割基板A10の絶縁体31bに起因する寄生容量を小さくしたい場合には、低誘電率のFSG(SiOF)、カーボン含有SiO2膜(SiOC)等を埋め込んでもよい。また、該FSG(SiOF)やカーボン含有SiO2膜とSiO2膜との積層膜としてもよい。
【0089】
次に、図4(a)に示す第1表面形成工程において、第1表面S1の側から研削、研磨して、領域分割基板A10の基板30となる1次基板30aを露出し、領域分割基板A10における基板30の第1表面S1とする。例えば、1次基板30aの第1表面S1上に形成されている1次導電層35aをストッパとして1次絶縁体31baをCMP等で除去した後、続いてエッチングにより、1次トレンチ31aa内の1次導電層35aを残して、1次基板30a上の1次導電層35aを除去する。
【0090】
次に、図4(b)と図4(c)に示す第2表面形成工程を実施する。
【0091】
図4(b)に示すように、図4(a)に示す1次基板30aを反転し、第2表面S2の側から研削して、領域分割基板A10における基板30の第2表面S2とする。例えば、研削やエッチング等により1次基板30aの第2表面S2の側を大雑把に除去した後、次にCMPにより1次導電層35aをストッパとして除去する。
【0092】
次に、図4(c)に示すように、1次絶縁体31baを露出して、領域分割基板A10における導電層35および絶縁体31bとする。この工程では、例えば、エッチングにより1次トレンチ31aa内の1次導電層35aを残して、表面の1次導電層35aだけを除去する。
【0093】
以上の工程によって、図1に示した領域分割基板A10を製造することができる。
【0094】
図3と図4では、図1に示す領域分割基板A10の導電層35としてアルミニウム(Al)や金(Au)、タングステン(W)等の金属膜を形成する場合の工程を例示したが、導電層35として例えばカーボンナノチューブ(以下、CNTと略記)やグラフェンを形成するようにしてもよい。
【0095】
図5と図6は、導電層35としてCNTを形成する場合の領域分割基板A10の製造方法を示す工程別の断面図である。
【0096】
図5(a)に示すように、最初に、図3(a)と同様にして領域分割基板A10の基板30となる1次基板30aの第1表面S1の側に、トレンチ31aとなる1次トレンチ31aaを形成し、CNTの結晶成長の種となる触媒金属35baを1次トレンチ31aaの側壁の底部周囲に形成する。触媒金属35baとしては、例えば鉄(Fe)、コバルト(Co)、ニッケル(Ni)等の微細な粒子(数〜数十nm)を利用することができる。これら触媒金属35baの微細な粒子をアルコール等の溶媒に分散させ、この分散液を選択噴きつけ可能なインクジェット法等で射出し、1次トレンチ31aaの側壁の底部周囲に線状に形成する。
【0097】
次に、図5(b)に示すように、触媒金属35baを種として、CNT35bを1次トレンチ31aaの側壁に結晶成長させる。CNT35bの形成は、熱CVDやプラズマCVD等により、メタン、エチレン、アセチレン、ベンゼン等の炭素(カーボン)供給源ガス共に水素ガスやアンモニア等のガスを導入し、1次基板30aの表面で反応させる。この時、結晶成長の種である触媒金属35baから優先的にCNT35bが成長し、1次基板30aに垂直方向に電界を加えておくことで1次トレンチ31aaの側壁に沿ってCNT35bを成長させることができる。尚、CNT35bは、1次トレンチ31aaの側壁に沿って一列に並んでもよいが、触媒金属35baの大きさを適宜設定することにより、単層だけでなく多層にCNTを形成することもできる。以上、1次トレンチ31aaの側壁に沿ってCNT35bを形成する方法を説明したが、1次トレンチ31aaの側壁に沿ってグラフェンを形成する場合も同様である。
【0098】
次に、図5(c)に示すように、図3(c)と同様にして、1次基板30aの全面に1次絶縁体31baを堆積し、図5(b)のCNT35bが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。
【0099】
次に、図6(a)に示すように、図4(a)と同様にして、第1表面S1の側から研削して、領域分割基板A10の基板30となる1次基板30aを露出し、基板30の第1表面S1とする。
【0100】
次に、図6(b)に示すように、図6(a)に示す1次基板30aを反転し、第2表面S2の側から研削して、基板30の第2表面S2とすると共に、1次絶縁体31baを露出して、導電層35および絶縁体31bとする。
【0101】
以上の工程によって、CNTからなる導電層35を有した図1の領域分割基板A10を製造することができる。
【0102】
次に、図2に示した半導体装置100の製造方法について説明する。
【0103】
図7は、図2の半導体装置100におけるベース基板B3を準備する、ベース基板準備工程の一例を示した工程別の断面図である。
【0104】
最初に、図7(a)に示すように、埋め込み酸化膜20を挟んで、SOI層21と支持基板22とで構成されるSOI基板B3aを準備する。SOI基板B3aは、例えば基板貼り合わせ技術により形成し、埋め込み酸化膜20を酸化シリコン(SiO2)膜とし、支持基板22を例えば比抵抗0.001〜1Ωcmの単結晶シリコン基板とする。また、各種の素子形成に用いるSOI層21は、厚さが1〜50μmの砒素(As)やリン(P)等を含んだ比抵抗0.001〜1Ωcmの単結晶シリコン層とする。力学量センサ素子を形成する図2に示した半導体装置100では、SOI層21と支持基板22は、例えば高濃度に不純物を含んだN+型単結晶シリコン基板を貼り合わせて形成し、SOI層21の厚さを10〜20μmとする。図2(b)に示すように、ベース半導体領域Bsの一部をそれぞれ可動電極Emや固定電極Esが形成されてなる可動半導体領域Bs1や固定半導体領域Bs2として利用する上では、特に、SOI層21は、不純物濃度ができるだけ高い、すなわち比抵抗の小さいものが好ましい。尚、以上の説明では不純物をN+型で説明したが、すべてP+型の不純物、例えばボロン(B)等で形成するようにしてもよい。
【0105】
次に、図7(b)に示すように、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持ち埋め込み酸化膜20に達するトレンチ23を形成する。これにより、SOI層21が分割されて、周囲から絶縁分離された複数個のベース半導体領域Bsが、SOI基板B3aの表層部に形成される。
【0106】
次に、図7(c)に示すように、トレンチ23を介してフッ化水素(HF)ガスによるエッチングにより、SiO2膜からなる埋め込み酸化膜20の一部を除去し、可動電極Emを有する可動半導体領域Bs1や固定電極Esを有する固定半導体領域Bs2等を形成する。尚、この際に、可動半導体領域Bs1における可動電極Emが形成される部分の下方の埋め込み酸化膜20は、図7(c)に示すように、完全に除去するようにする。
【0107】
次に、図7(d)に示すように、必要に応じて支持基板22とコンタクトを取るための埋め込み酸化膜20とSOI層21を貫通するトレンチを形成し、多結晶シリコン等を埋め込んで、コンタクト層51を形成する。その後、凸部T1を構成する金(Au)膜等からなる導電膜50を形成する。コンタクト層51と導電膜50は、図7(b),(c)に示すセンサ構造を形成する前に、所定の領域にフォトリソエッチングまたはマスク蒸着等で予め形成しておいてもよい。
【0108】
以上の図7に示した工程により、図2の半導体装置100におけるベース基板B3が準備できる。尚、上記凸部は、ベース基板にかわってキャップ基板側に形成してもよく、その両方に形成することもできる。
【0109】
図8は、図2の半導体装置100における領域分割基板A11を用いたキャップ基板準備工程の一例を示した工程別の断面図である。
【0110】
最初に、図8(a)に示すように、図3と図4で説明した製造方法により、領域分割基板A10と同様の領域分割基板A11を準備する。
【0111】
次に、図8(b)に示すように、酸化シリコン(SiO2)膜等からなる表面保護層33を、領域分割基板A11の一方の表面にCVD等により形成する。次に、所定位置にコンタクト穴を形成し、続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。
【0112】
以上の図8に示した工程により、図2の半導体装置100における領域分割基板A11を用いたキャップ基板が準備できる。
【0113】
図9は、図7の工程により準備したベース基板B3と、図8工程により準備した領域分割基板A11を用いたキャップ基板とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。
【0114】
図9(a)に示すように、領域分割基板A11を用いたキャップ基板を、ベース基板B3の力学量センサ素子が形成された所定領域R1に対向するようにして位置決めし、これらを積層する。
【0115】
次に、図9(b)に示すように、領域分割基板A11を用いたキャップ基板を、ベース基板B3に貼り合わせる。この貼り合わせには、例えば、金(Au)−シリコン(Si)共晶接合を用いることができる。Au−Si共晶接合は、導電膜50として予め金(Au)膜を形成しておき、窒素(N2)ガス等の不活性ガス中で、いわゆるAu−Si共晶反応を起こさせて貼り合わせるものである。このAu−Si共晶接合を用いた貼り合わせによって、ベース基板B3と領域分割基板A11を用いたキャップ基板が、導電性を確保した状態で接合面D1において強固に貼り合わされると共に、ベース基板B3の所定領域R1と領域分割基板A11とで構成されるトレンチ23等からなる空間を完全密封することができる。また、上記ベース基板B3と領域分割基板A11を用いたキャップ基板の強固な貼り合わせによって、領域分割基板A11の引き出し導電領域Ce1,Ce2が所定のベース半導体領域Bs1,Bs2に電気的に接続する。これによって、領域分割基板A11を用いたキャップ基板の表面に形成された電極パッド34から、ベース基板B3に形成された力学量センサ素子の出力を外部に取り出せるようになる。
【0116】
尚、ベース基板B3と領域分割基板A11を用いたキャップ基板の貼り合わせには、ベース基板B3のSOI層21と領域分割基板A11の母体である単結晶シリコン基板30が共にシリコン(Si)からなる場合、Au−Si共晶接合に限らず、後述するSi直接接合を用いることもできる。また、キャップ基板として用いる領域分割基板とベース基板の貼り合わせ面にそれぞれアルミニウム(Al)層を設け、少なくとも一方のAl層にゲルマニウム(Ge)層を積層し、アルミニウム(Al)−ゲルマニウム(Ge)の共晶合金で接合するようにしてもよい。また、他の共晶合金を用いてもよいことは言うまでもない。さらに、キャップ基板として用いる領域分割基板とベース基板を、銀(Ag)ペースト等の導電性接着剤を用いて貼り合わせるようにしてもよい。導電性接着剤は、ベース基板とキャップ基板がシリコン(Si)以外の材料からなる場合にも適用することができる。
【0117】
以上の図9に示した工程により、図2の半導体装置100を製造することができる。尚、実際の半導体装置100の製造においては、ベース基板B3およびキャップ基板である領域分割基板A11はそれぞれウエハ状態で基板貼り合わせ工程まで実施し、接合されたウエハから半導体装置100が多数のチップに切り出されて製造される。
【0118】
図10は、別の半導体装置の例を示す図で、半導体装置101の模式的な断面図である。また、図11は、図10の半導体装置101を構成しているベース基板B4と領域分割基板A12を用いたキャップ基板を分解して示した図で、ベース基板B4と領域分割基板A12を貼り合わせる前の位置決めして積層する様子を示した図である。尚、以下に示す半導体装置の各例において、図2に示した半導体装置100と同様の部分については、同じ符号を付した。
【0119】
図2の半導体装置100では、ベース基板B3の所定領域R1のベース半導体領域Bs上には、多結晶シリコンや金属等の導電膜50からなる凸部T1が形成されていた。そして、キャップ基板である領域分割基板A11の平坦な一方の表面がベース基板B3に凸部T1に貼り合わされて、接合面D1が形成されていた。
【0120】
これに対して、図10の半導体装置101のベース基板B4においては、導電膜50からなる凸部T1表面が形成されておらず、ベース基板B4における領域分割基板A12との接合面D2は、SOI層21の平坦な表面からなる。一方、領域分割基板A12において、力学量センサ素子が形成されたベース基板B4の所定領域R1に対向する部分には、凹部32が形成されている。逆に言えば、領域分割基板A12における凹部32の周りには、凸部T2が形成されている。領域分割基板A12におけるベース基板B4との接合面D2は、母体である単結晶シリコン基板30の一方の表面に形成された該凸部T2の表面である。従って、半導体装置101におけるベース基板B4と領域分割基板A12の貼り合わせは、シリコン(Si)同士の接合となっている。
【0121】
このように、図10の半導体装置101においては、ベース基板B4と領域分割基板A12の接合がSi同士の接合となるため、シリコン(Si)直接接合を利用することができる。このSi直接接合は、800〜1200℃の高温で行ってもよいし低温(室温〜450℃)で行ってもよいが、特に低温で行うことが好ましい。特に、図10に示す半導体装置101のように、微少な量の信号出力を扱う力学量センサ素子が形成されている場合には、対向する電極Em,Es間の変位の基づく容量変化を加速度や角速度の出力としている。従って、高精度の力学量センサ素子を製造するためには、領域分割基板A12との接合によってベース基板B4に発生する熱応力をできるだけ小さくする必要があり、このためには室温近くでの接合が好ましい。また、低温のSi直接接合でベース基板B4と領域分割基板A12を貼り合わせる場合は、高温で貼り合わせる場合に較べて、製造プロセスに関する温度制約が少ない。このため、例えば、ベース基板B4と領域分割基板A12を貼り合わせる前に、ベース基板B4と領域分割基板A12に種々の素子を形成しておくことが可能である。
【0122】
低温でのSi直接接合によるベース基板B4と領域分割基板A12の貼り合わせは、具体的には、以下のように実施する。準備したベース基板B4と領域分割基板A12を真空チャンバ内に入れ、接合面D2となる領域分割基板A12の凸部T2が形成されている側の表面とベース基板B4の力学量センサ素子が形成されている側の表面を、アルゴン(Ar)等の不活性ガスによるスパッタエッチングやイオンビームエッチングで、軽くエッチングする。これによって、上記表面に形成されている自然酸化膜や吸着している水および有機物分子(汚染物)等を除去する。この結果、各々のシリコン表面がプラズマによって活性化され、結合手を持ったSi原子が露出して、他のSi原子との結合力が大きい活性な状態となる。次に、ベース基板B4と領域分割基板A12を図11に示したように位置決めし、真空または所定の減圧雰囲気(例えばN2)中でこれら表面を低温で接触させることで、これら表面のシリコン(Si)同士が結合して一体となり、強固な接合を形成することができる。
【0123】
このSi直接接合によって、ベース基板B4と領域分割基板A12が接合面D2で導電性を確保した状態で強固に貼り合わされると共に、ベース基板B4における所定領域R1のトレンチ23や領域分割基板A12における凹部32とで構成される空間を完全密封することができる。
【0124】
尚、図10の半導体装置101においてキャップ基板として用いられる領域分割基板A12についても、図2に示した半導体装置100の領域分割基板A11と同様に、トレンチ31aによって分割された複数の部分領域Ceの側壁に、高い導電率を有する導電層35が形成されている。従って、言うまでもなく、半導体装置101においても、引き出し導電領域Ce1,Ce2は、従来の半導体装置90,91のそれに較べて抵抗値を小さくすることができる。また、図10の半導体装置101についても、図2に示した半導体装置100と同様に、ベース基板B4の表層部に形成された各種の素子が領域分割基板A12を用いたキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域Ce1,Ce2の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【0125】
図10の半導体装置101を製造するにあたって、ベース基板B4は、図7で説明した工程により準備することができる。
【0126】
図12と図13は、図10の半導体装置101における領域分割基板A12を用いたキャップ基板の製造工程別の断面図である。
【0127】
最初に、図12(a)に示すように、単結晶シリコンからなる1次基板30aを準備し、領域分割基板A12の基板30となる1次基板30aの第1表面S1の側に、熱酸化により、酸化シリコン(SiO2)膜30bを、0.1〜1μmの厚さで形成する。次に、フォトリソグラフィとエッチングにより、部分的にSiO2膜30bを除去し、所定のパターンに加工する。次に、所定パターンのSiO2膜30bをマスクとして、1次基板30aをドライエッチングし、深さが0.1〜10μmの凹部32を形成する。これによって、ベース基板B4と接合するための領域分割基板A12の凸部T2が形成される。
【0128】
次に、図12(b)に示すように、マスクに用いたSiO2膜30bを除去した後、所定パターンのマスクを1次基板30aの第1表面S1の側に再び形成し、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。
【0129】
次に、図12(c)に示すように、1次トレンチ31aaの側壁を覆うようにして、領域分割基板A12の導電層35となる1次導電層35aを第1表面S1の側の全面に形成する。次に、領域分割基板A12の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。
【0130】
図12(b)と図12(c)の工程は、図3(a)〜(c)で説明した工程と同様である。
【0131】
次に、図13(a)に示すように、図では反転して示されていないが、1次基板30aの第2表面S2の側から研削して、領域分割基板A12における基板30の第2表面S2とする。
【0132】
次に、図13(b)に示すように、ドライエッチング法により第1表面S1の側からエッチバックして、基板30上の1次絶縁体31baと1次導電層35aを除去し、1次基板30aを露出して、領域分割基板A12における基板30の第1表面S1とする。また、基板30の第2表面S2の側において、1次絶縁体31baを露出して、領域分割基板A12の導電層35および絶縁体31bとする。
【0133】
図13(a)と図13(b)の工程は、工程順序が異なるものの、図4(a)〜(c)で説明した各工程における実施内容と同様である。
【0134】
次に、図13(c)の反転図に示すように、酸化シリコン(SiO2)膜等からなる表面保護層33を、領域分割基板A11の第2表面S2の側に形成する。次に、所定位置にコンタクト穴を形成し、続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。
【0135】
図13(c)の工程は、図8(b)で説明した工程と同様である。
【0136】
以上の図12と図13に示した工程により、図2の半導体装置100における領域分割基板A12を用いたキャップ基板が製造できる。
【0137】
図14は、別の半導体装置の例を示す図で、半導体装置102の模式的な断面図である。また、図15は、図14の半導体装置102を構成しているベース基板B5と領域分割基板A13を用いたキャップ基板を分解して示した図で、ベース基板B5と領域分割基板A13を貼り合わせる前の位置決めして積層する様子を示した図である。
【0138】
図14に示す半導体装置102のベース基板B5は、図2に示した半導体装置100のベース基板B3と同じ構造を有している。一方、図2の半導体装置100におけるキャップ基板として用いた領域分割基板A11では、高い導電率を有する導電層35が、トレンチ31aによって分割された複数の部分領域Ceの側壁だけに形成されていた。これに対して、図14の半導体装置102においてキャップ基板として用いられている領域分割基板A13では、高い導電率を有する導電層35が、トレンチ31aによって分割された複数の部分領域Ceの側壁だけでなく、トレンチ31aの周りにおいて、引き出し導電領域として利用される部分領域Ce1,Ce2の両側の表面を覆うように形成されている。
【0139】
図14に示す半導体装置102においては、図2の半導体装置100に較べて、両側の表面を覆う導電層35への電気接合が容易になると共に、該導電層35を側壁とする部分領域Ce1,Ce2を引き出し導電領域として利用した場合の抵抗値をより小さくすることができる。尚、図14の半導体装置102において、高い導電率を有する導電層35を、引き出し導電領域として利用される部分領域Ce1,Ce2のいずれか一方だけの表面を覆うように形成してもよい。また、図14に示すように、領域分割基板A13の部分領域Ce1,Ce2においては、高い導電率を有する導電層35が、ベース基板B5と接続するための下側表面、側壁、および外部と接続するための上側表面に亘って、一体的に形成されている。従って、図14に示す領域分割基板A13の構造では、母体となる基板は、単結晶シリコン基板30や多結晶シリコン基板のように導電性のある基板に限らず、ガラス等の絶縁体基板を採用することも可能である。
【0140】
図16と図17は、図14の半導体装置102におけるキャップ基板として用いた領域分割基板A13の製造工程別の断面図である。
【0141】
最初に、図16(a)に示すように、単結晶シリコンからなる1次基板30aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。次に、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、1次導電層35aを第1表面S1の側の全面に形成する。
【0142】
次に、図16(b)に示すように、領域分割基板A13の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。
【0143】
図16(a)と図16(b)の工程は、図3(a)〜(c)で説明した工程と同様である。
【0144】
次に、図16(c)に示すように、1次基板30aの第1表面S1上に形成されている1次導電層35aをストッパとして、1次絶縁体31baをCMP等で除去する。これによって、1次トレンチ31aa内だけに1次絶縁体31baを残すようにする。
【0145】
次に、図17(a)に示すように、フォトリソグラフィとエッチングにより、1次基板30aの第1表面S1上に形成されている1次導電層35aを所定のパターンにパターニングし、1次基板30aの一部を露出して領域分割基板A13における基板30の第1表面S1とする。
【0146】
次に、図17(b)の反転図に示すように、第2表面S2の側から研削して、1次トレンチ31aa内に埋め込まれている1次絶縁体31baを露出し、領域分割基板A13における基板30の第2表面S2、トレンチ31aおよび絶縁体31bとする。
【0147】
次に、図17(c)に示すように、第2表面S2の全面に、1次導電層35aを再び堆積する。
【0148】
最後に、図17(d)に示すように、基板30の第2表面S2の側においても、フォトリソグラフィとエッチングにより、第2表面S2上に形成されている1次導電層35aを所定のパターンにパターニングし、領域分割基板A13における導電層35とする。
【0149】
以上の図16と図17に示した工程により、図14の半導体装置102におけるキャップ基板としての領域分割基板A13が製造できる。
【0150】
図18は、別の半導体装置の例を示す図で、半導体装置103の模式的な断面図である。また、図19は、図18の半導体装置103を構成しているベース基板B6と領域分割基板A14を用いたキャップ基板を分解して示した図で、ベース基板B6と領域分割基板A14を貼り合わせる前の位置決めして積層する様子を示した図である。
【0151】
図18に示す半導体装置103のベース基板B6は、図2に示した半導体装置100のベース基板B3と同じ構造を有している。一方、図2の半導体装置100においてキャップ基板として用いた領域分割基板A11では、絶縁体31bが、該領域分割基板A11における一方の表面の側から他方の表面の側に亘って、トレンチ31aに埋め込まれていた。これに対して、図18の半導体装置103においてキャップ基板として用いられている領域分割基板A14では、絶縁体31bが該領域分割基板A13におけるトレンチ31aの上方の側だけに埋め込まれており、トレンチ31aの下方が空間37となっている。従って、図18の半導体装置103においては、図2の半導体装置100に較べて、絶縁体31bを誘電体層とする寄生容量を低減することができる。
【0152】
図20と図21は、図18の半導体装置103における領域分割基板A14を用いたキャップ基板の製造工程別の断面図である。
【0153】
最初に、図20(a)に示すように、単結晶シリコンからなる1次基板30aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。次に、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、1次導電層35aを全面に形成する。
【0154】
図20(a)の工程は、図3(a),(b)で説明した工程と同様である。
【0155】
次に、図20(b)に示すように、異方性ドライエッチングにより、1次トレンチ31aaの側壁に形成されている1次導電層35aを残すようにして、1次基板30aの上面および1次トレンチ31aaの底面にある1次導電層35aだけを除去する。
【0156】
次に、図20(c)に示すように、CVD法やスパッタリング成膜等により急速にSiO2膜を堆積し、1次トレンチ31aaの上方を埋め込む絶縁体31bと1次基板30a上の表面保護層33を形成する。このように急速成膜することによって、1次トレンチ31aaの開口部が先に閉じて下方に空間37が残され、絶縁体31bが1次トレンチ31aaの上方だけに埋め込まれた構造を形成することができる。
【0157】
次に、図21(a)に示すように、表面保護層33の所定位置にコンタクト穴を形成し、続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。
【0158】
次に、図21(a)に示すように、空間37が露出するまで1次基板30aの下面側から切削やCMP等で研削する。
【0159】
以上の図20と図21に示した工程により、図18の半導体装置103における領域分割基板A14を用いたキャップ基板が製造できる。
【0160】
尚、上記図20と図21に示した工程では、予め1次トレンチ31aaに空間37を形成した後、空間37が露出するように1次基板30aを研削して、領域分割基板A14を製造した。しかしながらこの製造方法に限らず、例えば図8(b)に示す領域分割基板A11と同じ構造を先に形成した後で絶縁体31bだけを下方から所定位置までエッチングし、領域分割基板A14の空間37を形成するようにしてもよい。
【0161】
図22は、トレンチ31aの下方が空間37となっている領域分割基板の別の製造方法を説明する図で、領域分割基板A15の製造工程別の断面図である。
【0162】
最初に、図20(a)に示したように、単結晶シリコンからなる1次基板30aを準備し、1次トレンチ31aaを形成した後、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして1次導電層35aを全面に形成しておく。
【0163】
次に、図22(a)に示すように、1次トレンチ31aaの下方に、犠牲層であるPSG等のエッチング速度が速い絶縁体38を埋め込んだ後、CVD法やスパッタリング成膜等によりSiO2膜を堆積し、絶縁体38の上部の絶縁体31bと1次基板30a上の表面保護層33を形成する。
【0164】
次に、図22(b)に示すように、表面保護層33の所定位置にコンタクト穴を形成し、続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。
【0165】
次に、図22(c)に示すように、絶縁体38が露出するまで1次基板30aの下面側から切削やCMP等で研削する。
【0166】
最後に、図22(d)に示すように、HF系の水溶液を用いてエッチングし、エッチング速度が速い絶縁体38を除去する。これによって、トレンチ31aの空間37が形成される。
【0167】
以上の図22に示した工程により、トレンチ31aの下方が空間37となっている領域分割基板A15が製造できる。
【0168】
尚、図22の領域分割基板A15の製造においては、図20(a)に示した状態にある1次基板30aと1次導電層35aから工程を開始したが、図20(b)に示した状態にある1次基板30aと1次導電層35aから工程を開始してもよい。
【0169】
一方の表面の側だけに絶縁体31bが埋め込まれた領域分割基板A14,A15を製造するに際して、図22に示した領域分割基板A15の製造工程においては、研削工程をトレンチ31aに犠牲層である絶縁体38が埋め込まれた状態で実施できるため、図20と図21に示した領域分割基板A14の製造工程に較べて、研削に伴う基板の割れや欠けを抑制することができる。
【0170】
図23は、別の半導体装置の例を示す図で、半導体装置104の模式的な断面図である。また、図24は、図23の半導体装置104を構成しているベース基板B7とキャップ基板である領域分割基板A16を分解して示した図で、ベース基板B7と領域分割基板A16を貼り合わせる前の位置決めして積層する様子を示した図である。
【0171】
図23に示す半導体装置104のベース基板B7は、図2に示した半導体装置100のベース基板B3と同じ構造を有している。一方、図2の半導体装置100においてキャップ基板として用いた領域分割基板A11では、母体となる基板として、単結晶シリコン基板30が用いられていた。これに対して、図23の半導体装置104における領域分割基板A16では、母体となる基板として、石英ガラス、シリコン(Si)と同等な熱膨張係数を持つガラス、結晶化ガラス(例えばデビトロン:商品名)等の絶縁体基板39が用いられている。
【0172】
図23に示す半導体装置104のベース基板B7は、図2に示した半導体装置100のベース基板B3と同じ構造を有している。一方、図14の半導体装置104においてキャップ基板として用いられている領域分割基板A16では、母体となる基板として導電性を有していない絶縁体基板39が用いられているが、高い導電率を有する導電層35が、ベース基板B7と接続するための下側表面、側壁、および外部と接続するための上側表面に亘って、一体的に形成されている。従って、図14の半導体装置102において説明したように、図23の半導体装置104についても、部分領域Ce1,Ce2を引き出し導電領域として利用することができる。尚、図23に示す半導体装置104の領域分割基板A16上に、層間絶縁膜や配線層を多層に形成して、配線や電極パッドの配置の自由度を上げるようにしてもよい。
【0173】
図25と図26は、図23の半導体装置104におけるキャップ基板として用いた領域分割基板A16の製造工程別の断面図である。
【0174】
最初に、図25(a)に示すように、ガラス等からなる絶縁性の1次基板39aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板39aを貫通しない1次トレンチ31aaを形成する。次に、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、1次導電層35aを第1表面S1の側の全面に形成する。
【0175】
次に、図25(b)に示すように、領域分割基板A16の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。
【0176】
次に、図25(c)に示すように、1次基板39aの第1表面S1上に形成されている1次導電層35aをストッパとして、1次絶縁体31baをCMP等で除去する。これによって、1次トレンチ31aa内だけに1次絶縁体31baを残すようにする。
【0177】
次に、図26(a)に示すように、フォトリソグラフィとエッチングにより、1次基板39a上の1次導電層35aを、1次トレンチ31aaの周りを残すようにして、所定のパターンにパターニングする。
【0178】
次に、図26(b)の反転図に示すように、第2表面S2の側からCMP等で研削して、1次トレンチ31aaの底の1次導電層35aを露出し、領域分割基板A16における絶縁体基板39とする。
【0179】
次に、図26(c)に示すように、絶縁体基板39の第2表面S2の全面に、1次導電層35aを再び堆積する。
【0180】
最後に、図26(d)に示すように、絶縁体基板39の第2表面S2の側においても、フォトリソグラフィとエッチングにより、第2表面S2上に形成されている1次導電層35aを所定のパターンにパターニングし、領域分割基板A16における導電層35とする。
【0181】
以上の図25と図26に示した工程により、図23の半導体装置104におけるキャップ基板としての領域分割基板A16が製造できる。尚、図25と図26に示した工程は、1次基板の材料が異なるだけで、基本的には図16と図17で説明した工程と同じ加工を施すものである。
【0182】
図27は、別の半導体装置の例を示す図で、キャップ基板として領域分割基板A17を用いた半導体装置105の模式的な断面図である。
【0183】
図27の半導体装置105においては、領域分割基板A17の母体として単結晶シリコン基板30が用いられ、領域分割基板A17の幾つかの部分領域Ceにおいて、IC回路、パワーデバイス、センサ等G1〜G4が形成されている。この幾つかの部分領域Ceに形成されたIC回路等G1〜G4は各々絶縁体で分離されていることが好ましい。IC回路G1〜G4は、バイポーラ回路やCMOS回路等の任意のものであってよい。このように様々なIC回路、パワーデバイス、センサ等をキャップ基板に一体で形成する場合、各々が絶縁体で分離されているとお互いの電気的影響を避けることができ、特性の安定化がはかれる。このように、領域分割基板の母体として半導電性の単結晶シリコン基板、SOI基板あるいは化合物半導体基板を用いる場合には、ベース基板だけでなく、キャップ基板として用いる領域分割基板に複数個形成された部分領域のうち、所定の部分領域に、各種の半導体素子やIC回路を形成することが可能である。
【0184】
前述したように、部分領域Ceの側壁に導電層35が形成された領域分割基板においては、該導電層35を主な電流経路とすることができるため、例えば不純物濃度が低く比抵抗が大きな単結晶シリコン基板30を用いても、導電層35が形成された部分領域Ceを抵抗値が小さな引き出し導電領域Ce1,Ce2として機能させることができる。従って、導電層35が形成された領域分割基板の引き出し導電領域Ce1,Ce2においては、導電層35が形成されていない従来の半導体装置のように、リン(P)や砒素(As)のイオン注入を行って、高濃度のN導電型(n+)となるようにする必要がない。
【0185】
IC回路G1〜G4を形成していない前記領域分割基板A10〜A15においては、例えば、比抵抗(不純物濃度)が0.001〜100Ωcmといった広範囲の単結晶シリコン基板30を採用することができる。また、図27に示す半導体装置105の領域分割基板A17のように、所定の部分領域CeにIC回路G1〜G4を形成する場合には、IC回路G1〜G4の形成に適した不純物濃度の単結晶シリコン基板30を採用することができる。例えば、半導体素子や特にIC回路G1〜G4を形成する単結晶シリコン基板30には、例えば、比抵抗が0.1〜20Ωcmのものが望ましい。尚、これら単結晶シリコン基板30の導電型は、N導電型とP導電型のいずれであってもよい。
【0186】
図27に示す半導体装置105のように、ベース基板B7に力学量センサ素子の実体となる部分を形成した場合には、領域分割基板A17に形成されているIC回路G1〜G4を、力学量センサ素子からの出力を処理する周辺回路とする。これによって、大面積を要する力学量センサ素子の実体部上にIC回路G1〜G4を配置することで、キャップ基板として用いた領域分割基板A17を効率的に利用し、半導体装置105の全体を小型化することができる。尚、この場合、IC回路G1〜G4は、ベース基板B7と領域分割基板A17の接合前に形成してもよいし、接合後に形成してもよい。尚、領域分割基板A17において、導電層35は、引き出し導電領域Ce1,Ce2として利用した部分領域Ceだけでなく、IC回路G1〜G4が形成されている部分領域Ceにも形成されているが、図27に示す半導体装置105のように、部分領域Ceの側壁だけに導電層35を形成すればIC回路G1〜G4への悪影響はない。逆に、IC回路G1〜G4へのシールド層としての効果や下部方向への低抵抗化ができ、IC回路G1〜G4の特性の安定につながる。
【0187】
図28は、別の半導体装置の例を示す図で、半導体装置108の模式的な断面図である。また、図29は、図28の半導体装置108を構成しているベース基板B5と領域分割基板A20を用いたキャップ基板を分解して示した図で、ベース基板B5と領域分割基板A20を貼り合わせる前に位置決めして積層する様子を示した図である。尚、図28に示す半導体装置108において、図14に示した半導体装置102と同様の部分については、同じ符号を付した。
【0188】
図28に示す半導体装置108のベース基板B5は、図14に示した半導体装置102のベース基板B5と同じである。一方、図28の半導体装置108においてキャップ基板として用いている領域分割基板A20は、図14の半導体装置102における領域分割基板A13と異なり、単結晶シリコン基板30と導電層35の間に、絶縁体層30cが形成されている。そして、図28の領域分割基板A20における各部分領域Ceは、上記絶縁体層30cと上側表面に形成されている絶縁体層30dとで被覆されている。
【0189】
図28に示す半導体装置108の領域分割基板A20は、部分領域CeにIC回路を形成する場合に特に効果的で、後述するように、上記絶縁体層30cを層間絶縁膜や保護膜として利用することができる。尚、上記絶縁体層30cは、任意の絶縁体材料であってよいが、特に容易に形成できる酸化シリコン層であることが好ましい。
【0190】
図30(a)〜(c),図31(a)〜(c),図32(a)〜(e)は、図28の半導体装置108でキャップ基板として用いた領域分割基板A20の製造工程別の断面図である。尚、図30〜図32の製造途中にある領域分割基板A20において、図16と図17の製造途中にある領域分割基板A13と同様の部分については、同じ符号を付した。
【0191】
最初に、図30(a)に示すように、単結晶シリコンからなる1次基板30aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直(垂直または0〜5°程度の順テーパ)の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。
【0192】
次に、図30(b)に示すように、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、絶縁体層30cを形成する。絶縁体層30cとしては、例えば、0.1〜2μmの厚さの酸化シリコン(SiO2)膜を、熱酸化により1次基板30aの両表面に形成する。また、プラズマCVD法等により熱応力をゼロに近づけた状態で、酸化シリコン(SiO2)膜や窒化シリコン(SiN)膜およびそれらの複合体膜として、1次基板30aの1次トレンチ31aa側の表面に0.1〜3μm程度の厚さで形成してもよい。
【0193】
次に、図30(c)に示すように、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、絶縁体層30c上にアルミニウム(Al)からなる1次導電層35aを形成する。尚、図30(a)において1次トレンチ31aaに順テーパを形成しておくことで、図30(b)の絶縁体層30cや図30(c)の1次導電層35aを安定して形成することができる。
【0194】
次に、図31(a)に示すように、領域分割基板A13の絶縁体31bとなる1次絶縁体31baを全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内を1次絶縁体31baで埋め込む。
【0195】
次に、図31(b)に示すように、1次絶縁体31baをCMPまたはドライエッチングでエッチバックして、1次導電層35aの表面が露出するまで除去して平坦化する。
【0196】
次に、図31(c)に示すように、フォトリソグラフィとエッチングにより、1次導電層35aを貫通電極とするための所定のパターンにパターニングする。
【0197】
次に、図31(c)の1次基板30aを反転して研削、研磨、エッチング、CMP法等により裏面側から除去して、図32(a)の反転図に示すように、基板30とする。この時、図32(a)に示すように、上側表面に凹部30eが形成されるようにする。
【0198】
次に、図32(b)に示すように、上記凹部30eを埋めるようにして、一次絶縁体層30daを形成する。
【0199】
次に、図32(c)に示すように、一次絶縁体層30daをCMP等でエッチバックして、1次トレンチ31aa内に埋め込まれている1次絶縁体31baを露出し、領域分割基板A20におけるトレンチ31a、絶縁体31bおよび絶縁体層30dとする。
【0200】
次に、図32(d)に示すように、1次導電層35aを再び堆積する。
【0201】
最後に、図32(e)に示すように、フォトリソグラフィとエッチングにより、1次導電層35aを所定の貫通電極を形成するパターンにパターニングし、領域分割基板A20における導電層35とする。
【0202】
以上の図30〜図32に示した工程により、領域分割基板A20が製造できる。この領域分割基板A20を、図29に示したようにベース基板B5上に積層して貼り合わせることで、図28の半導体装置108を製造することができる。
【0203】
図33は、図28に示した半導体装置108の応用例で、半導体装置109の模式的な断面図である。尚、図33に示す半導体装置109において、図28に示した半導体装置108と同様の部分については、同じ符号を付した。
【0204】
図33に示す半導体装置109のベース基板B5aは、図28に示した半導体装置108のベース基板B5と同じ構造を有している。また、図33に示す半導体装置109のキャップ基板として用いている領域分割基板A21も、図28に示した半導体装置108のベース基板B5aは、図28に示した半導体装置108の領域分割基板A20と同様の構造を有している。すなわち、単結晶シリコン基板30と導電層35の間に、絶縁体層30cが形成されている。そして、領域分割基板A21における各部分領域Ceは、上記絶縁体層30cと上側表面に形成されている絶縁体層30dとで被覆されている。
【0205】
一方、図33の半導体装置109における領域分割基板A21においては、図28の半導体装置108における領域分割基板A20と異なり、部分領域Ceaに、IC回路G5が形成されている。そして、該IC回路G5は、キャップ基板である領域分割基板A21におけるベース基板B5aの所定領域R1と対向する側に形成されて、ベース基板B5aと領域分割基板A21の貼り合わせにより密封される空間内に配置されている。従って、図33の半導体装置109におけるIC回路G5は、例えば図27に示したIC回路G1〜G4に較べて腐食や劣化等が起き難く、耐環境性を高めることができる。
【0206】
図33の半導体装置109において、部分領域Cebは、外周に形成された導電層35で引き出し導電領域として機能し、ベース基板B5aの支持基板22と電気的接続をとっている。部分領域Cecも、外周に形成された導電層35で引き出し導電領域として機能し、力学量センサが形成されているベース基板B5aの固定電極や可動電極等と電気的接続をとっている。部分領域Cedも、外周に形成された導電層35で引き出し導電領域として機能し、IC回路G5に接続する電極35cおよび導電膜50やベース半導体領域Bsa等を介して、IC回路G5と外部の入出力が取られている。
【0207】
図34(a)〜(c)は、図33の半導体装置109でキャップ基板として用いた領域分割基板A21の製造途中の一部工程を抜き出して示した断面図である。尚、図34の製造途中にある領域分割基板A21において、図30〜図32の製造途中にある領域分割基板A20と同様の部分については、同じ符号を付した。
【0208】
図33の半導体装置109における領域分割基板A21は、基本的には図30〜図32に示した領域分割基板A20と同様の工程で製造することができる。
【0209】
図34(a)は、図30(b)に対応した図である。領域分割基板A21におけるIC回路G5は、予め単結晶シリコンからなる1次基板30aの表層部の所定位置に形成しておいてから、1次トレンチ31aaと絶縁体層30cを形成する。
【0210】
図34(b)は、図31(c)に対応した図である。図34(a)の状態から図34(b)の状態までは、図30(c)から図31(b)に示した工程で加工する。図33の半導体装置109においてIC回路G5に接続している電極35cは、この1次導電層35aをパターニング加工する段階で、同時に形成される。
【0211】
図34(b)の状態から、図32(a)から図32(e)に示した工程で加工を進めることで図34(c)の状態となり、領域分割基板A21が製造できる。この領域分割基板A21を、ベース基板B5a上に積層して貼り合わせることで、図33の半導体装置109を製造することができる。
【0212】
図35は、図33に示した半導体装置109の変形例で、半導体装置110の模式的な断面図である。尚、図35に示す半導体装置110において、図33に示した半導体装置109と同様の部分については、同じ符号を付した。
【0213】
図35に示す半導体装置110は、領域分割基板A22のIC回路G5が形成された部分領域Ceaに、導電層35dが当該部分領域Ceaを包み込むようにして形成されている点が、図33の半導体装置109と異なっている。図35の半導体装置110において、IC回路G5が形成された部分領域Ceaを包み込む導電層35dは、外部からおよびIC回路9からのノイズの電気的シールドとして機能させることができる。
【0214】
尚、部分領域Ceaを包み込む導電層35dの形成は、図31(c)および図32(e)に示した1次導電層35aのパターニング工程において、部分領域Ceaの周りに1次導電層35aを残すようにすればよい。
【0215】
図36は、図35の半導体装置110例とした領域分割基板A22の外部への接続方法を示す模式的な断面図で、(a)はボンディングワイヤWbを用いた接続であり、(b)は半田ボールSbを用いたボールボンディングによる接続である。
【0216】
図36(a),(b)に示すように、領域分割基板A22における導電層35,35dと外部の接続は、ワイヤボンディングやボールボンディング(フリップチップ実装)のいずれであってもよい。
【0217】
図37は、別の半導体装置の例を示す図で、領域分割基板A18を間に挟んで、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B8と加速度センサ素子が形成されたベース基板B9とが両側に貼り合わされた、半導体装置106の模式的な断面図である。また、図38は、図37の半導体装置106を構成しているベース基板B8、領域分割基板A18およびベース基板B9を分解して示した図である。
【0218】
図39と図40は、図37の半導体装置106におけるベース基板B8の製造方法を示す工程別の断面図であり、図41は、図37の半導体装置106における領域分割基板A18の製造方法を示す工程別の断面図である。また、図42と図43は、予め準備したベース基板B8、領域分割基板A18およびベース基板B9を用いた、半導体装置106の製造工程別の断面図である。
【0219】
最初に、図37の半導体装置106における角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B8の製造方法について説明する。
【0220】
図39(a)に示すように、単結晶シリコン基板60上に、第1の酸化シリコン(SiO2)膜61、窒化シリコン(Si3N4)膜62を順次積層する。次に、Si3N4膜62と第1のSiO2膜61を貫通して単結晶シリコン基板60に達するコンタクトホールを所定位置に設けた後、該コンタクトホールを埋め込むようにして、全面に第1のN+多結晶シリコン層63をCVD法にて積層する。
【0221】
次に、図39(b)に示すように、第1のN+多結晶シリコン層63をパターニングした後、第2の酸化シリコン(SiO2)膜64を積層する。
【0222】
次に、図39(c)に示すように、第2のSiO2膜64およびその直下にあるSi3N4膜62を、所定のパターンにパターニングする。
【0223】
次に、図39(d)に示すように、上記パターニングによって形成された第1のN+多結晶シリコン層63に達するコンタクトホールを埋め込むようにして、全面に第2のN+多結晶シリコン層65をCVD法にて積層する。
【0224】
次に、図40(a)に示すように、第2のN+多結晶シリコン層65を、所定のパターンにパターニングする。
【0225】
次に、図40(b)に示すように、上記パターニングによって形成された第2のN+多結晶シリコン層65の開口部を介してエッチングし、第1のSiO2膜61を部分的に除去する。これによって、ベース基板B8に形成されている角速度センサ素子の可動半導体領域Bs3やクロス配線領域Bs4が形成される。
【0226】
以上の工程によって、図37に示した半導体装置106のベース基板B8を製造することができる。
【0227】
尚、加速度センサ素子が形成されたベース基板B9の平面パターンの図は省略したが、基本的には、図50に示すベース基板B2や図2(b)に示すベース基板B3と同様に、変位可能に形成された可動電極Emを有する可動半導体領域(ベース半導体領域Bs1)、および可動電極Emと対向する固定電極Esを有する固定半導体領域(ベース半導体領域Bs2を構成要素とし、可動電極Emと固定電極Esの間の距離変化に伴う静電容量の変化を測定して、角速度を検出するようにしている。図37に示した半導体装置105のベース基板B8においては、上記可動半導体領域と固定半導体領域が、第2のN+多結晶シリコン層65で形成されている。
【0228】
次に、図37の半導体装置106における領域分割基板A18の製造方法について説明する。
【0229】
図41(a)に示すように、図3(a)〜(c)および図4(a)で説明した工程を実施して、1次トレンチ31aa内に1次導電層35aを残すようにして、1次絶縁体31baが埋め込まれてなる1次基板30aを準備する。
【0230】
次に、図41(b)に示すように、凹部32a,32bを、1次基板30aの第1表面S1と第2表面S2にそれぞれ形成する。
【0231】
次に、図41(c)の反転図に示すように、第2表面S2の側から研削して、1次絶縁体31baを露出し、領域分割基板A18におけるトレンチ31a、導電層35および絶縁体31bとする。
【0232】
最後に、図41(d)に示すように、絶縁体31bを部分的にエッチング除去する。これによって、ベース基板B8,B9との貼り合わせが容易になるとともに、大きくエッチングした場合には、絶縁体31bを誘電体とする寄生容量を小さくすることができる。尚、導電層35についても、絶縁体31bと同時に部分的にエッチング除去するようにしてもよい。
【0233】
以上の工程によって、図37に示した半導体装置106の領域分割基板A18を製造することができる。
【0234】
尚、図37の半導体装置106における加速度センサ素子が形成されたベース基板B9の製造方法については、図7(a)〜(c)で説明した工程と同様であり、その説明は省略する。
【0235】
次に、予め準備したベース基板B8、領域分割基板A18およびベース基板B9を用いた、半導体装置106の製造方法について説明する。
【0236】
最初に、図42(a)に示すように、予め準備したベース基板B9と領域分割基板A18を貼り合わせる。このベース基板B9と領域分割基板A18の貼り合わせには、例えば1気圧の窒素雰囲気中における低温でのSi直接接合を用いることができる。この貼り合わせによって、トレンチ23や凹部32b等からなる空間が、1気圧の気密空間となる。
【0237】
次に、図42(b)に示すように、図42(a)に示すベース基板B9と領域分割基板A18の接合体を反転して、予め準備したベース基板B8と貼り合わせる。このベース基板B8と領域分割基板A18の貼り合わせには、例えば真空中における低温でのSi直接接合を用いることができる。この貼り合わせによって、凹部32a等からなる空間が、真空の気密空間となる。
【0238】
最後に、図43に示すように、加速度センサ素子が形成されたベース基板B9の裏面に絶縁膜70を形成する。次に、絶縁膜70、支持基板22および埋め込み酸化膜20を貫通するトレンチ71を所定位置に形成し、側壁酸化膜72を形成した後、導電体73を埋め込む。続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド74を形成する。
【0239】
以上の工程によって、図37に示した半導体装置106を製造することができる。
【0240】
図37に示す半導体装置106においては、領域分割基板A18を介して、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B8と加速度センサ素子が形成されたベース基板B9とが電気的に接続されており、角速度センサ素子と加速度センサ素子を搭載する小型で配線抵抗が小さい半導体装置とすることができる。
【0241】
図44は、別の半導体装置の例を示す図で、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B10と加速度センサ素子が形成された領域分割基板A19とが貼り合わされてなる半導体装置107の模式的な断面図である。また、図45は、図37の半導体装置107を構成しているベース基板B10と領域分割基板A19を分解して示した図で、ベース基板B10とキャップ基板である領域分割基板A19を貼り合わせる前の位置決めして積層する様子を示した図である。
【0242】
図46は、図44の半導体装置107におけるベース基板B10の製造方法を示す工程別の断面図であり、図47は、図44の半導体装置107における領域分割基板A19を用いたキャップ基板の製造方法を示す工程別の断面図である。
【0243】
まず、図44の半導体装置107における角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B10の製造方法について説明する。
【0244】
最初に、図46(a)に示すように、単結晶シリコン基板80上に、酸化シリコン(SiO2)等からなる絶縁層81、アルミニウム(Al)等からなる導電層82、酸化シリコン(SiO2)等からなる絶縁層83、アルミニウム(Al)等からなる導電層84、単結晶シリコンまたは多結晶シリコンからなるSOI層85を順次積層し、角速度センサ素子の構造を形成しておく。この図46(a)に示す構造の形成には、SOI層85を多結晶シリコンとする場合、図39と図40で説明したような工程を用いることができる。また、SOI層85を単結晶シリコンとする場合には、例えば基板貼り合わせ技術を用いることができる。
【0245】
次に、図46(b)に示すように、1次トレンチ87aa内に1次導電層88aが形成され、凹部89a,89bが形成された、単結晶シリコンからなる1次基板86aを準備する。この図46(b)に示す構造は、図41(b)の構造において1次絶縁体31baが埋め込まれていない構造と同じものであり、1次絶縁体31baの埋め込み工程を除いて同様の工程で製造することができる。
【0246】
次に、図46(c)に示すように、図46(a)のSOI層85に角速度センサ素子の構造が形成された単結晶シリコン基板80に、図46(b)に示す構造が形成された1次基板86aに貼り合わせる。この単結晶シリコン基板80上のSOI層85と1次基板86aの貼り合わせには、例えば真空中における低温でのSi直接接合を用いることができる。
【0247】
次に、図46(d)に示すように、単結晶シリコンからなる1次基板86aの上方から1次トレンチ87aaが貫通するまで研削して薄くし、図44のベース基板B10における単結晶シリコン基板86、トレンチ87aおよび導電層88とする。
【0248】
以上の工程によって、図44に示した半導体装置107のベース基板B10を製造することができる。
【0249】
次に、図44の半導体装置107における加速度センサ素子が形成された領域分割基板A19の製造方法について説明する。
【0250】
最初に、図47(a)に示すように、高濃度の単結晶シリコン基板40の裏面側に保護膜40aを形成した後、主面側に窒化シリコン(Si3N4)からなる絶縁層41および酸化シリコン(SiO2)からなる絶縁層42を順次積層する。次に、該積層体の所定位置に単結晶シリコン基板40へのコンタクト穴40bを形成した後、コンタクト穴40bを埋め込むようにして、厚さ5〜100μmの高濃度の多結晶シリコンからなるSOI層85を形成する。
【0251】
次に、図47(b)に示すように、保護膜40aを除去した後、絶縁層41に達するトレンチ31aを、単結晶シリコン基板40に形成する。これによって、単結晶シリコン基板40が、複数個の部分領域Ceに分離される。
【0252】
次に、図47(c)に示すように、トレンチ31aによって分離された部分領域Ceの側壁に、導電層35を形成する。次に、40トレンチ31a内を酸化シリコン(SiO2)からなる絶縁体31bで埋め込んだ後、引き続き酸化シリコン(SiO2)膜を単結晶シリコン基板40上にも堆積し、その後に表面を平坦化して、酸化シリコン(SiO2)からなる絶縁層44を形成する。
【0253】
次に、図47(d)に示すように、絶縁層44の所定位置に単結晶シリコン基板40へのコンタクト穴40cを形成した後、コンタクト穴40cを埋め込むようにして導電層45を形成し、所定のパターンにパターニングして配線および電極パッドとする。
【0254】
次に、図47(e)に示すように、SOI層43を貫通するトレンチ43aを形成し、該トレンチ43aを介して絶縁層42の一部をエッチング除去する。これによって、SOI層43に加速度センサ素子の構造を形成する。
【0255】
以上の工程によって、図44に示した半導体装置107の領域分割基板A19を製造することができる。
【0256】
次に、予め準備したベース基板B10および領域分割基板A19を用いた、半導体装置107の製造方法について説明する。
【0257】
図45に示すように、図46の工程により準備したベース基板B10に対して、図47の工程により準備した領域分割基板A19を反転させて積層する。そして、ベース基板B10における単結晶シリコン基板86と領域分割基板A19におけるSOI層43を貼り合わせる。尚、ベース基板B10と領域分割基板A19の貼り合わせには、例えば真空中における低温でのSi直接接合を用いることができる。この貼り合わせによって、凹部89a,89bやトレンチ87a,43a等からなる空間が、真空の気密空間となる。
【0258】
これによって、図44に示した半導体装置107を製造することができる。
【0259】
図44に示す半導体装置107においては、加速度センサ素子が形成された領域分割基板A19と角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B10とが電気的に接続されており、角速度センサ素子と加速度センサ素子を搭載する小型で配線抵抗が小さい半導体装置とすることができる。また、図44の半導体装置107では、ベース基板B10におけるトレンチ87aに絶縁体が埋め込まれていないため、図37の半導体装置106に較べて、寄生容量を低減することができる。
【0260】
以上のようにして、上記した領域分割基板A10〜A19およびそれを用いた半導体装置100〜107ならびにそれらの製造方法は、基板30,39,40が該基板30,39,40を貫通するトレンチ31aによって複数の部分領域Ceに分割されてなり、前記部分領域Ceが引き出し導電領域Ce1,Ce2として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、導電層35が形成されていない従来の領域分割基板の較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法となっている。
【0261】
尚、上記した領域分割基板A11〜A19を用いる半導体装置100〜107では、加速度や角速度を検出する力学量センサ素子を有した半導体装置の例を示した。しかしながらこれに限らす、本発明の領域分割基板を用いる半導体装置は、例えば、MEMS(Micro Electro Mechanical System)共振器や赤外線センサ素子等の他の半導体センサ素子を有する半導体装置であってもよい。
【符号の説明】
【0262】
A10〜A22 領域分割基板
30,39,40 基板
31a トレンチ
Ce 部分領域
35 導電層
100〜110 半導体装置
【技術分野】
【0001】
本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。
【背景技術】
【0002】
導電性または半導電性の基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が電気的接続部材として利用される基板が、特表2006−521022号公報(特許文献1)に開示されている。また、上記と同様の基板をベース基板に対向して貼り合わされるキャップ基板として用いた半導体装置であって、所定の前記部分領域がベース基板からの引き出し導電領域として機能する半導体装置が、特開2008−229833号公報(特許文献2)に開示されている。
【0003】
図48は、特許文献2に開示された半導体装置の一例で、半導体装置90の模式的な断面を示す図である。
【0004】
図48に示す半導体装置90は、半導体からなるベース基板B1と、ベース基板B1に貼り合わされる導電性を有したキャップ基板C1とを有している。
【0005】
図48の半導体装置90におけるベース基板B1は、埋め込み酸化膜20を有するSOI(Silicon On Insulator)基板で、埋め込み酸化膜20を挟んで、SOI層21と支持基板22とで構成されている。ベース基板B1には、絶縁分離された複数個のベース半導体領域Bsが表層部に形成されている。図48の半導体装置90におけるベース半導体領域Bsは、埋め込み酸化膜20に達するトレンチ23により周囲から絶縁分離された、SOI層21からなる領域である。
【0006】
図48に示す半導体装置90は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板B1の表層部に形成されている複数個のベース半導体領域Bsで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板B1における複数個のベース半導体領域Bsのうち、図中に示したベース半導体領域Bs1が、埋め込み酸化膜20の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Emを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Bs2が、可動電極Emと対向する固定電極Esを有する固定半導体領域となっている。尚、半導体装置90の力学量センサ素子に関する平面構造は、次に示す図49の半導体装置91と同様であり図示を省略したが、図48の断面図に示す2個の可動半導体領域Bs1と2個の固定半導体領域Bs2は、それぞれ、平面構造において連結した一体の領域である。半導体装置90においては、可動半導体領域Bs1の可動電極Emと固定半導体領域Bs2の固定電極Esの対向面で静電容量が形成され、可動電極Emが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Emと固定電極Esの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。
【0007】
図48の半導体装置90におけるキャップ基板C1は、単結晶シリコン基板30からなり、複数個のキャップ導電領域(部分領域)Ceが形成されている。図48の半導体装置90におけるキャップ導電領域Ceは、当該キャップ基板C1(単結晶シリコン基板30)を貫通する絶縁分離トレンチ31により分割されてなる領域である。また、キャップ基板C1には、ベース基板B1の表層部における所定領域R1に対向して、凹部32が形成されている。尚、キャップ基板C1において、符号33の部分は酸化シリコン(SiO2)膜等からなる表面保護層であり、符号34の部分はアルミニウム(Al)等からなる電極パッドである。
【0008】
図48に示すように、キャップ基板C1は、ベース基板B1の可動電極Emを覆うようにして凹部32が配置され、凹部32の周りでベース基板B1に貼り合わされて、接合面D1が形成されている。ベース基板B1とキャップ基板C1の接合面D1は、ベース基板B1の所定領域R1において環状となるように設定されており、上記ベース基板B1とキャップ基板C1の貼り合わせによって、ベース基板B1における所定領域R1の表面とキャップ基板C1における凹部32の表面とで構成される空間が、高真空状態または所定の雰囲気(N2等)、圧力で密封されている。また、上記貼り合わせによって、図中に例示した所定のキャップ導電領域Ce1,Ce2が、それぞれ、所定のベース半導体領域Bs1,Bs2に電気的に接続されてなる、引き出し導電領域として機能する。すなわち、ベース基板B1における可動半導体領域Bs1と固定半導体領域Bs2に、それぞれ、引き出し導電領域Ce1,Ce2が接続されている。
【0009】
図48に示す半導体装置90においては、ベース基板B1に貼り合わされる導電性を有したキャップ基板C1が、ベース基板B1の表層部の所定領域R1に形成される力学量センサ素子を保護するための密封キャップとして機能する。
【0010】
キャップ基板C1には、絶縁分離された複数個のキャップ導電領域Ceが形成されており、所定のキャップ導電領域Ce1,Ce2が、ベース基板B1に形成された所定の絶縁分離されてなるベース半導体領域Bs1,Bs2に電気的に接続されて、引き出し導電領域として機能する。図48の半導体装置90では、ベース基板B1に貼り合わされたキャップ基板C1の貼り合わせ面と反対側の外部に露出する引き出し導電領域Ce1,Ce2(にある電極パッド34)へワイヤボンディング等の電気的な接続を行うことができる。これによって、図48の半導体装置90では、引き出し導電領域Ce1,Ce2を介してベース基板B1の表層部の所定領域R1に形成されている力学量センサ素子への電気的な接続を行うことができる。従って、図48の半導体装置90においては、ワイヤボンディングのための大きな貫通穴をキャップ基板に形成する必要がない。このため、チップサイズを小さくでき、小型で安価な半導体装置とすることができる。また、上記キャップ基板C1の外部に露出する引き出し導電領域Ce1,Ce2(にある電極パッド34)への電気的な接続は、フェースダウンボンディング(ボールボンディング)であってもよく、実装面での制約も少ない。
【0011】
さらに、半導体装置90におけるキャップ基板C1は、ベース基板B1上に堆積層として形成されたものではなく、一枚の基板を加工して形成されたものである。従って、例えばキャップ基板の厚さを任意に設定できるため、高い強度を確保することができる。また、種々の構造を当該キャップ基板C1に一般的な基板加工方法を用いて容易に形成することができるため、例えば密封キャップをベース基板B1上に堆積層として形成する場合に較べて製造コストを低減することができ、安価な半導体装置とすることができる。
【0012】
図49は特許文献2に開示された別構成の半導体装置の一例で、図49(a)は半導体装置91の模式的な断面図であり、図49(b)は半導体装置91の模式的な上面図である。図49(a)の断面図は、図49(b)の一点鎖線A−Aでの断面について、分かり易くするために切断線に沿って任意に伸縮して簡略化して示した図となっている。尚、図49の半導体装置91において、図48の半導体装置90と同様の部分については同じ符号を付した。また、図49(b)においては、半導体装置91の可動電極Emと固定電極Esを簡略化して示しているが、実際にはそれぞれ櫛歯状で交互に噛みあうようになっている。
【0013】
図50は、図49の半導体装置91のベース基板B2を示す図で、図50(a)はベース基板B2の断面図であり、図50(b)はベース基板B2の上面図である。また、図51は、図49の半導体装置91のキャップ基板C2を示す図で、図51(a)はキャップ基板C2の断面図であり、図50(b)はキャップ基板C2の上面図である。尚、図49〜図51では、(a)の断面図と(b)の上面図は、各図で対応したものとなっている。また、一点鎖線A−Aで示した切断線も、各図で対応したものとなっている。
【0014】
図48の半導体装置90では、ベース基板B1の表層部における所定領域R1に対向して、キャップ基板C1に凹部32が形成されていた。そして、このキャップ基板C1が、該凹部32の周りでベース基板B1に貼り合わされて、接合面D1が形成されていた。
【0015】
一方、図49に示す半導体装置91は、ベース基板B2の所定領域R1のベース半導体領域Bs上に、高濃度の不純物を含む導電性の多結晶シリコンや金属等の導電膜50からなる凸部T1が形成されている。そして、キャップ基板C2が、ベース基板B2の該凸部T1に貼り合わされて、接合面D1が形成されている。
【0016】
図48の半導体装置90と同様に、図49の半導体装置91においても、ベース基板B2に貼り合わされる導電性を有したキャップ基板C2が、ベース基板B2の表層部の所定領域R1に形成される力学量センサ素子を保護するための密封キャップとして機能する。また、キャップ基板C2に形成されたキャップ導電領域(部分領域)Ce1,Ce2が、ベース基板B2に形成されたベース半導体領域Bs1,Bs2に電気的に接続されて、引き出し導電領域として機能し、ここにある電極パッド34へワイヤボンディング等の電気的な接続を行うことができる。また、フェースダウンボンディング(ボールボンディング)であってもよく、実装面での制約も少ない。さらに、キャップ基板C2は、任意の厚さに設定でき高い強度を確保することができると共に、安価に製造することができる。一方、図49の半導体装置91におけるキャップ基板C2は、図48の半導体装置90におけるキャップ基板C1と異なり、ベース基板B2への貼り合わせ面を平坦にすることができる。このため、キャップ基板C2の製造が、キャップ基板C1に較べてさらに容易となる。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特表2006−521022号公報
【特許文献2】特開2008−229833号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
図48と図49に示した半導体装置90,91は、いずれも、単結晶シリコン基板30をベース基板B1,B2に対向して貼り合わされるキャップ基板C1,C2として用いた半導体装置であって、所定のキャップ導電領域(部分領域)Ce1,Ce2がベース基板B1,B2からの引き出し導電領域として機能する半導体装置である。上記半導体装置90,91は、上記キャップ基板C1,C2により、ベース基板B1,B2の表層部に形成された力学量センサ素子を密封保護できると共に、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。
【0019】
上記半導体装置90,91において、キャップ基板C1,C2を構成している母体の基板には、単結晶シリコン基板30が用いられている。トレンチによって複数の部分領域に分割され、前記部分領域が引き出し導電領域として利用可能なキャップ基板を構成するための基板材料としては、単結晶シリコンに限らず、導電性または半導電性の任意の基板材料であってよい。一方、単結晶シリコンは、他の基板材料に較べて低コストでトレンチ加工が容易である反面、比抵抗が比較的大きいため、引き出し導電領域とした場合の抵抗値が大きくなり、引き出し導電領域としての適用範囲が限定されてしまう。
【0020】
そこで本発明は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供することを目的としている。
【課題を解決するための手段】
【0021】
請求項1〜8に記載の発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板に関する発明である。
【0022】
請求項1に記載の領域分割基板は、基板の第1表面から第2表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、前記トレンチによって形成された前記部分領域の側壁に、前記第1表面の側から前記第2表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、前記導電層を介して、前記トレンチに絶縁体が埋め込まれてなることを特徴としている。
【0023】
上記領域分割基板においては、単にトレンチによって複数の部分領域に分割されただけの従来の領域分割基板と異なり、トレンチによって形成された部分領域の側壁に第1表面の側から第2表面の側に亘って当該基板より高い導電率を有する導電層が形成されている。このため、所定の部分領域を引き出し導電領域として利用する場合には、該部分領域の側壁に形成されている当該基板より高い導電率を有した上記導電層を主な電流経路とすることができ、従来の領域分割基板に較べて、引き出し導電領域としての抵抗値を小さくすることができる。また、上記領域分割基板においては部分領域の側壁に形成されている上記導電層を主な電流経路とすることができるため、母体となる基板の材料は、導電性または半導電性の材料に限らず、絶縁性の材料であっても部分領域を引き出し導電領域として利用することが可能である。
【0024】
上記導電層を引き出し導電領域の主な電流経路とする場合、上記導電層は、導電率が高い材料ほど好ましいが、当該基板より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板の材料との接合性に優れた材料を選択することもできる。また、上記導電層の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。
【0025】
以上のようにして、上記領域分割基板は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である領域分割基板であって、従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板とすることができる。
【0026】
前述したように、上記領域分割基板の母体となる基板の材料は、導電性、半導電性または絶縁性の任意の材料であってよい。しかしながら、前記基板は、特に請求項2に記載のように、低コストでトレンチ加工が容易な単結晶シリコンからなることが好ましい。
【0027】
部分領域の側壁に導電層が形成されてなる上記領域分割基板は、比抵抗が比較的大きな単結晶シリコンからなる基板に適用しても、部分領域を引き出し導電領域として利用した場合の抵抗値を小さくすることができる。逆に言えば、上記領域分割基板においては、不純物濃度が低く比抵抗が大きな単結晶シリコンからなる基板を用いても、導電層が形成され部分領域を抵抗値が小さな引き出し導電領域として機能させることができる。
【0028】
また、単結晶シリコンからなる基板を用いる場合には、請求項3に記載のように、前記基板と前記導電層の間に、絶縁体層が形成されてなるようにしてもよい。これによれば、前記部分領域にIC回路を形成する場合に特に効果的で、後述するように、上記絶縁体層を層間絶縁膜や保護膜として利用することができる。また、請求項4に記載のように、前記絶縁体層は、容易に形成できる酸化シリコン層であることが好ましい。
【0029】
上記領域分割基板における前記導電層は、例えば請求項5に記載のように、高い導電率を有した金属層、シリコン(Si)との接合性に優れた高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体とすることができる。
【0030】
上記領域分割基板においては、請求項6に記載のように、前記導電層が、前記トレンチの周りにおいて、前記第1表面および前記第2表面の少なくとも一方を覆うように形成されてなる構成とすることが好ましい。
【0031】
これによれば、上記第1表面および第2表面の少なくとも一方を覆う導電層への電気接合が容易になると共に、該導電層を側壁とする部分領域を引き出し導電領域として利用した場合の抵抗値をより小さくすることができる。
【0032】
上記領域分割基板における前記絶縁体は、例えば請求項7に記載のように、半導体製造において一般的に用いられる酸化シリコンとすることができる。
【0033】
上記領域分割基板においては、請求項8に記載のように、前記絶縁体が、前記第1表面の側から前記第2表面の側に亘って埋め込まれてなることが、該領域分割基板の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば寄生容量を低減するためには、前記絶縁体が、前記第1表面または前記第2表面の一方の側だけに埋め込まれてなるようにしてもよい。
【0034】
請求項9〜23に記載の発明は、請求項1乃至8のいずれか一項に記載の領域分割基板を用いた半導体装置に関する発明である。
【0035】
請求項9に記載の半導体装置は、請求項1乃至8のいずれか一項に記載の領域分割基板を用いた半導体装置であって、半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、所定の前記部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴としている。
【0036】
上記半導体装置においては、ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板が、ベース基板の表層部の所定領域に形成される各種の素子を保護するための密封キャップとして機能する。また、前記キャップ基板には、絶縁分離された複数個の部分領域が形成されており、所定の部分領域が、ベース基板に形成された所定の絶縁分離されてなるベース半導体領域に電気的に接続されて、引き出し導電領域として機能する。
【0037】
上記領域分割基板をキャップ基板として用いた半導体装置においては、単にトレンチによって複数の部分領域に分割されただけのキャップ基板を用いる従来の半導体装置と異なり、キャップ基板におけるトレンチによって分割された複数の部分領域の側壁に、高い導電率を有する導電層が形成されている。従って、上記半導体装置における引き出し導電領域は、従来の半導体装置のそれに較べて、抵抗値を小さくすることができる。
【0038】
また、上記半導体装置において、部分領域の一部が引き出し導電領域として利用されるキャップ基板として用いた領域分割基板の母体となる基板の材料は、前述したように部分領域の側壁に形成されている導電層を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば単結晶シリコンを用いる場合も任意の不純物濃度であってよい。従って、上記半導体装置におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子を形成して種々の利用に供することも可能である。
【0039】
尚、上記半導体装置についても、従来の半導体装置と同様に、ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域へ、ワイヤボンディングやフェースダウンボンディング(ボールボンディング)による電気的な接続を行うことができることは言うまでもない。
【0040】
以上のようにして、上記半導体装置は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板を用いた半導体装置であって、ベース基板の表層部に形成された各種の素子がキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【0041】
上記半導体装置は、例えば請求項10に記載のように、前記キャップ基板において、前記ベース基板の前記所定領域に対向して凹部が形成され、前記キャップ基板が、前記凹部の周りで前記ベース基板に貼り合わされてなる構成とするこができる。
【0042】
上記半導体装置は、請求項11に記載のように、前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなる構成としてもよい。これによれば、キャップ基板の貼り合わせ面を平坦にすることができる。この場合、例えば請求項12に記載のように、前記凸部は、単結晶シリコン、多結晶シリコンまたは金属のいずれかとすることができる。
【0043】
また、上記半導体装置におけるベース基板は、例えば請求項13に記載のように、埋め込み酸化膜を有するSOI(Silicon On Insulator)基板とすることができ、前記ベース半導体領域を、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、SOI層からなる領域とすることができる。このSOI層は、単結晶シリコンでも多結晶シリコンでもよい。
【0044】
上記ベース基板としてSOI基板を用いる場合には、例えば請求項14に記載のように、上記半導体装置を、以下に示す慣性力を利用した力学量センサ素子を有してなる半導体装置とすることができる。すなわち、前記ベース基板における前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、前記可動電極と固定電極の対向面で静電容量が形成され、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出するように、上記半導体装置を構成する。尚、上記半導体装置における前記力学量は、例えば請求項15に記載のように、加速度または角速度とすることができる。
【0045】
上記力学量センサ素子を有してなる半導体装置は、半導体からなるベース基板の表層部に形成された力学量センサ素子を保護するために、前記ベース基板の力学量センサ素子上に密封キャップが配置されてなる半導体装置であって、前述したように、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。
【0046】
上記半導体装置において、前記キャップ基板を構成する前記基板が単結晶シリコンからなる場合には、請求項16に記載のように、前記複数個の部分領域のうち、所定の部分領域に、IC回路を形成することが可能である。
【0047】
上記のようにIC回路を形成する場合には、請求項17に記載のように、前記基板と前記導電層の間に、絶縁体層が形成されてなることが好ましい。これによれば、該絶縁体層を、層間絶縁膜や保護膜として利用することができる。請求項18に記載のように、前記絶縁体層は、容易に形成できる酸化シリコン層であることが好ましい。
【0048】
また、請求項19に記載のように、前記IC回路は、前記キャップ基板における前記ベース基板の所定領域と対向する側に形成されて、前記貼り合わせにより密封される空間内に配置されてなる構成とすることもできる。これによれば、IC回路をより確実に保護することができる。
【0049】
さらに、請求項20に記載のように、前記IC回路が形成されてなる部分領域に、前記導電層が当該部分領域を包み込むようにして形成されてなる構成としてもよい。これによれば、該導電層を電気的シールドとして機能させることができる。
【0050】
上記半導体装置において、前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン(Si)からなる場合には、例えば請求項21に記載のように、前記ベース基板と前記キャップ基板が、シリコン(Si)直接接合により貼り合わされてなる構成とすることができる。
【0051】
上記Si直接接合によって、ベース基板とキャップ基板が導電性を確保した状態で強固に貼り合わされると共に、前記ベース基板の所定領域とキャップ基板とで構成される空間を完全密封することができる。尚、上記Si直接接合は、高温で行われたものであってもよいし、低温で行われたものであってもよい。
【0052】
また、前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン(Si)からなる場合には、請求項22に記載のように、前記ベース基板と前記キャップ基板が、金(Au)−シリコン(Si)共晶接合により貼り合わされてなる構成としてもよい。これによっても、ベース基板とキャップ基板が導電性を確保した状態で強固に貼り合わされると共に、前記ベース基板の所定領域とキャップ基板とで構成される空間を完全密封することができる。
【0053】
尚、上記半導体装置においては、請求項23に記載のように、前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなる構成であってもよい。
【0054】
請求項24〜28に記載の発明は、請求項1に記載の領域分割基板の製造方法に関する発明である。
【0055】
請求項24に記載の領域分割基板の製造方法は、請求項1に記載の領域分割基板の製造方法であって、前記基板となる1次基板の前記第1表面の側に、前記トレンチとなる所定深さで当該1次基板を貫通しない1次トレンチを形成する1次トレンチ形成工程と、前記1次トレンチの側壁を覆うようにして、前記導電層となる1次導電層を形成する1次導電層形成工程と、前記絶縁体となる1次絶縁体を前記1次トレンチに埋め込む1次絶縁体埋め込み工程と、前記第1表面の側から研削して、前記1次基板を露出し、前記基板の第1表面とする第1表面形成工程と、前記1次絶縁体埋め込み工程の後、前記第2表面の側から研削して、前記基板の第2表面とすると共に、前記1次絶縁体を露出して、前記導電層および前記絶縁体とする第2表面形成工程とを有してなることを特徴としている。
【0056】
これによって、上記請求項1に記載の領域分割基板を製造することができる。尚、これによって製造される領域分割基板の効果については前述したとおりであり、その説明は省略する。
【0057】
上記領域分割基板の製造方法においては、例えば請求項25に記載のように、前記1次導電層形成工程の後、前記1次絶縁体埋め込み工程を実施し、前記1次絶縁体埋め込み工程の後、前記第1表面形成工程を実施する構成とすることができる。
【0058】
この場合には、例えば請求項26に記載のように、前記第1表面形成工程において、前記第1表面の側から研削して、前記1次基板の上に形成された1次導電層を露出した後、該1次導電層をパターニングして前記1次基板を露出する。また、請求項27に記載のように、前記1次絶縁体埋め込み工程において、前記1次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる1次絶縁体を埋め込み、前記第2表面形成工程において、前記第2表面の側からの研削により前記基板の第2表面に露出する前記犠牲層を、エッチングにより除去するようにしてもよい。これによれば、第1表面の側だけに絶縁体が埋め込まれた領域分割基板を製造するに際して、第2表面形成工程における研削をトレンチに犠牲層が埋め込まれた状態で実施できるため、研削に伴う基板の割れや欠けを抑制することができる。
【0059】
また、上記領域分割基板の製造方法においては、請求項28に記載のように、前記1次導電層形成工程の後、前記第1表面形成工程を実施し、前記第1表面形成工程の後、前記1次絶縁体埋め込み工程を実施する構成としてもよい。
【0060】
請求項29に記載の発明は、請求項9に記載の半導体装置の製造方法に関する発明である。
【0061】
請求項29に記載の発明は、請求項9に記載の半導体装置の製造方法であって、前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴としている。
【0062】
これによって、上記請求項9に記載の半導体装置を製造することができる。尚、これによって製造される半導体装置の効果については前述したとおりであり、その説明は省略する。
【図面の簡単な説明】
【0063】
【図1】本発明に係る領域分割基板の一例を示す図で、(a)は、領域分割基板A10の部分的な上面図であり、(b)は、(a)における一点鎖線B−Bでの断面図である。
【図2】図1と同様の領域分割基板A11を用いた本発明に係る半導体装置の一例を示す図で、(a)は、半導体装置100の部分的な平面図であり、(b)は、(a)における一点鎖線C−Cでの断面図である。
【図3】領域分割基板A10の製造方法の一例を示す工程別の断面図である。
【図4】領域分割基板A10の製造方法の一例を示す工程別の断面図である。
【図5】導電層35としてCNTを形成する場合の領域分割基板A10の製造方法を示す工程別の断面図である。
【図6】導電層35としてCNTを形成する場合の領域分割基板A10の製造方法を示す工程別の断面図である。
【図7】図2の半導体装置100におけるベース基板B3の準備工程の一例を示した工程別の断面図である。
【図8】図2の半導体装置100における領域分割基板A11を用いたキャップ基板の準備工程の一例を示した工程別の断面図である。
【図9】図7の工程により準備したベース基板B3と、図8工程により準備した領域分割基板A11を用いたキャップ基板とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。
【図10】別の半導体装置の例を示す図で、半導体装置101の模式的な断面図である。
【図11】図10の半導体装置101を構成しているベース基板B4と領域分割基板A12を用いたキャップ基板を分解して示した図で、ベース基板B4と領域分割基板A12を貼り合わせる前の位置決めして積層する様子を示した図である。
【図12】図10の半導体装置101における領域分割基板A12を用いたキャップ基板の製造工程別の断面図である。
【図13】図10の半導体装置101における領域分割基板A12を用いたキャップ基板の製造工程別の断面図である。
【図14】別の半導体装置の例を示す図で、半導体装置102の模式的な断面図である。
【図15】図14の半導体装置102を構成しているベース基板B5と領域分割基板A13を用いたキャップ基板を分解して示した図で、ベース基板B5と領域分割基板A13を貼り合わせる前の位置決めして積層する様子を示した図である。
【図16】図14の半導体装置102におけるキャップ基板として用いた領域分割基板A13の製造工程別の断面図である。
【図17】図14の半導体装置102におけるキャップ基板として用いた領域分割基板A13の製造工程別の断面図である。
【図18】別の半導体装置の例を示す図で、半導体装置103の模式的な断面図である。
【図19】図18の半導体装置103を構成しているベース基板B6と領域分割基板A14を用いたキャップ基板を分解して示した図で、ベース基板B6と領域分割基板A14を貼り合わせる前の位置決めして積層する様子を示した図である。
【図20】図18の半導体装置103における領域分割基板A14を用いたキャップ基板の製造工程別の断面図である。
【図21】図18の半導体装置103における領域分割基板A14を用いたキャップ基板の製造工程別の断面図である。
【図22】トレンチ31aの下方が空間37となっている領域分割基板の別の製造方法を説明する図で、領域分割基板A15の製造工程別の断面図である。
【図23】別の半導体装置の例を示す図で、半導体装置104の模式的な断面図である。
【図24】図23の半導体装置104を構成しているベース基板B7とキャップ基板である領域分割基板A16を分解して示した図で、ベース基板B7と領域分割基板A16を貼り合わせる前の位置決めして積層する様子を示した図である。
【図25】図23の半導体装置104におけるキャップ基板として用いた領域分割基板A16の製造工程別の断面図である。
【図26】図23の半導体装置104におけるキャップ基板として用いた領域分割基板A16の製造工程別の断面図である。
【図27】別の半導体装置の例を示す図で、キャップ基板として領域分割基板A17を用いた半導体装置105の模式的な断面図である。
【図28】別の半導体装置の例を示す図で、半導体装置108の模式的な断面図である。
【図29】図28の半導体装置108を構成しているベース基板B5と領域分割基板A20を用いたキャップ基板を分解して示した図で、ベース基板B5と領域分割基板A20を貼り合わせる前に位置決めして積層する様子を示した図である。
【図30】(a)〜(c)は、図28の半導体装置108でキャップ基板として用いた領域分割基板A20の製造工程別の断面図である。
【図31】(a)〜(c)は、図28の半導体装置108でキャップ基板として用いた領域分割基板A20の製造工程別の断面図である。
【図32】(a)〜(e)は、図28の半導体装置108でキャップ基板として用いた領域分割基板A20の製造工程別の断面図である。
【図33】図28に示した半導体装置108の応用例で、半導体装置109の模式的な断面図である。
【図34】(a)〜(c)は、図33の半導体装置109でキャップ基板として用いた領域分割基板A21の製造途中の一部工程を抜き出して示した断面図である。
【図35】図33に示した半導体装置109の変形例で、半導体装置110の模式的な断面図である。
【図36】図35の半導体装置110例とした領域分割基板A22の外部への接続方法を示す模式的な断面図で、(a)はボンディングワイヤWbを用いた接続であり、(b)は半田ボールSbを用いたボールボンディングによる接続である。
【図37】別の半導体装置の例を示す図で、領域分割基板A18を間に挟んで、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B8と加速度センサ素子が形成されたベース基板B9とが両側に貼り合わされた、半導体装置105の模式的な断面図である。
【図38】図37の半導体装置105を構成しているベース基板B8、領域分割基板A18およびベース基板B9を分解して示した図である。
【図39】図37の半導体装置105におけるベース基板B8の製造方法を示す工程別の断面図である。
【図40】図37の半導体装置105におけるベース基板B8の製造方法を示す工程別の断面図である。
【図41】図37の半導体装置105における領域分割基板A18の製造方法を示す工程別の断面図である。
【図42】予め準備したベース基板B8、領域分割基板A18およびベース基板B9を用いた、半導体装置105の製造工程別の断面図である。
【図43】予め準備したベース基板B8、領域分割基板A18およびベース基板B9を用いた、半導体装置105の製造工程別の断面図である。
【図44】別の半導体装置の例を示す図で、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B10と加速度センサ素子が形成された領域分割基板A19とが貼り合わされてなる半導体装置106の模式的な断面図である。
【図45】図37の半導体装置106を構成しているベース基板B10と領域分割基板A19を分解して示した図で、ベース基板B10とキャップ基板である領域分割基板A19を貼り合わせる前の位置決めして積層する様子を示した図である。
【図46】図44の半導体装置106におけるベース基板B10の製造方法を示す工程別の断面図である。
【図47】図44の半導体装置106における領域分割基板A19を用いたキャップ基板の製造方法を示す工程別の断面図である。
【図48】特許文献2に開示された半導体装置の一例で、半導体装置90の模式的な断面を示す図である。
【図49】特許文献2に開示された別構成の半導体装置の一例で、(a)は半導体装置91の模式的な断面図であり、(b)は半導体装置91の模式的な上面図である。
【図50】図49の半導体装置91のベース基板B2を示す図で、(a)はベース基板B2の断面図であり、(b)はベース基板B2の上面図である。
【図51】図49の半導体装置91のキャップ基板C2を示す図で、図51(a)はキャップ基板C2の断面図であり、図50(b)はキャップ基板C2の上面図である。
【発明を実施するための形態】
【0064】
本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。以下、本発明を実施するための形態を、図に基づいて説明する。
【0065】
図1は、本発明に係る領域分割基板の一例を示す図で、図1(a)は、領域分割基板A10の部分的な上面図であり、図1(b)は、図1(a)における一点鎖線B−Bでの断面図である。尚、図1に示す領域分割基板A10において、図48に示した半導体装置90におけるキャップ基板C1と同様の部分については、同じ符号を付した。
【0066】
領域分割基板A10は、図1(b)に示すように、単結晶シリコンからなる基板30の第1表面S1から第2表面S2に亘って、当該基板30を貫通するように形成されたトレンチ31aによって、当該基板30が複数の部分領域Ceに分割されている。また、トレンチ31aによって形成された部分領域Ceの側壁には、第1表面S1の側から第2表面S2の側に亘って、当該基板30より高い導電率を有する導電層35が形成され、該導電層35を介して、トレンチ31a内に絶縁体31bが埋め込まれた構造となっている。第1表面S1の側から第2表面S2の側に亘る導電層35が形成された部分領域Ceは、後述するように、領域分割基板A10をキャップ基板として用いる半導体装置において、引き出し導電領域として利用可能である。
【0067】
図1に示す領域分割基板A10においては、図48に示した半導体装置90における単にトレンチ(絶縁分離トレンチ31)によって複数の部分領域(キャップ導電領域Ce)に分割されただけの従来の領域分割基板(キャップ基板C1)と異なり、トレンチ31aによって形成された部分領域Ceの側壁に第1表面S1の側から第2表面S2の側に亘って当該基板30より高い導電率を有する導電層35が形成されている。このため、所定の部分領域Ceを引き出し導電領域として利用する場合には、該部分領域Ceの側壁に形成されている当該基板30より高い導電率を有した導電層35を主な電流経路とすることができ、図48に示した従来の領域分割基板(キャップ基板C1)に較べて、引き出し導電領域としての抵抗値を小さくすることができる。
【0068】
また、図1の領域分割基板A10においては、母体となる基板として、単結晶シリコン基板30が用いられている。しかしながら、図1に示す領域分割基板A10の構造は、部分領域Ceの側壁に形成されている導電層35を主な電流経路とすることができるため、母体となる基板の材料は、単結晶シリコン基板30に限らず、多結晶シリコン基板であってもよい。また、導電性や半導電性の材料に限らず、絶縁性の材料であっても部分領域Ceを引き出し導電領域として利用することが可能である。
【0069】
一方、図1に示す単結晶シリコンからなる基板30は、低コストでトレンチ31aの加工が容易であり、領域分割基板A10の母体となる基板として好ましい材料である。部分領域Ceの側壁に導電層35が形成された領域分割基板A10は、比抵抗が比較的大きな単結晶シリコンからなる基板30に適用しても、部分領域Ceを引き出し導電領域として利用した場合の抵抗値を小さくすることができる。逆に言えば、上記領域分割基板A10においては、不純物濃度が低く比抵抗が大きな単結晶シリコンからなる基板30を用いても、導電層35が形成された部分領域Ceを抵抗値が小さな引き出し導電領域として機能させることができる。
【0070】
図1の領域分割基板A10のように、導電層35を引き出し導電領域の主な電流経路とする場合、導電層35は、導電率が高い材料ほど好ましいが、当該基板30より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板30の材料との接合性に優れた材料を選択することもできる。例えば、図1の領域分割基板A10における導電層35は、アルミニウム(Al)等の高い導電率を有した金属層、シリコン(Si)との接合性に優れた高不純物濃度シリコン層やタングステン(W)、チタン(Ti)、白金(Pt)等をシリコン(Si)と反応させて形成する金属シリサイド層、およびそれらの積層体とすることができる。また、導電層35の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。
【0071】
図1の領域分割基板A10における絶縁体31bは、例えば半導体製造において一般的に用いられる、酸化シリコン(SiO2)とすることができる。また、絶縁体31bは、図1(b)に示すように、第1表面S1の側から第2表面S2の側に亘ってトレンチ31aに埋め込まれてなることが、領域分割基板A10の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば絶縁体31bを誘電体層とする寄生容量を低減するためには、該絶縁体が後述するように第1表面S1または第2表面S2の一方の側だけに埋め込まれてなるようにしてもよい。
【0072】
以上のようにして、図1に例示した領域分割基板A10は、基板30が該基30を貫通するトレンチ31aによって複数の部分領域Ceに分割されてなり、部分領域Ceが引き出し導電領域として利用可能である領域分割基板であって、図48に示した従来の領域分割基板(キャップ基板C1)と較べて部分領域Ceを引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板とすることができる。
【0073】
図2は、図1と同様の領域分割基板A11を用いた本発明に係る半導体装置の一例を示す図で、図2(a)は、半導体装置100の部分的な平面図であり、図2(b)は、図2(a)における一点鎖線C−Cでの断面図である。尚、図2(a)は、図2(b)における一点鎖線D−Dでの断面を示した図である。また、図2に示す半導体装置100において、図48および図49に示した半導体装置90,91と同様の部分については、同じ符号を付した。
【0074】
図2に示す半導体装置100は、図1に示した領域分割基板A10と同様の領域分割基板A11を用いた半導体装置である。図2の半導体装置100は、半導体からなるベース基板B3であって、絶縁分離された複数個のベース半導体領域Bsが表層部に形成されてなるベース基板B3と、ベース基板B3に貼り合わされる領域分割基板A11を用いたキャップ基板とを有している。キャップ基板である領域分割基板A11は、ベース基板B3の表層部における所定領域R1に対向して貼り合わされて、前記所定領域R1とキャップ基板である領域分割基板A11とで構成される空間が、密封されると共に、所定の部分領域Ce1,Ce2が、所定のベース半導体領域Bs1,Bs2に電気的に接続されてなる、引き出し導電領域として機能する。
【0075】
より詳細に説明すると、図2の半導体装置100におけるベース基板B3は、埋め込み酸化膜20を有するSOI(Silicon On Insulator)基板で、埋め込み酸化膜20を挟んで、SOI層21と支持基板22とで構成されている。ベース基板B3には、絶縁分離された複数個のベース半導体領域Bsが表層部に形成されている。図2の半導体装置100におけるベース半導体領域Bsは、埋め込み酸化膜20に達するトレンチ23により周囲から絶縁分離された、SOI層21からなる領域である。ベース基板B3の所定領域R1のベース半導体領域Bs上には、多結晶シリコンや金属等の導電膜50からなる凸部T1が形成されている。また、凸部T1を構成している導電膜50は、ベース基板B3とキャップ基板である領域分割基板A11を金(Au)−シリコン(Si)共晶接合で貼り合わせる場合には、金(Au)−シリコン(Si)合金となる。さらに、凸部T1としては、ベース半導体領域Bs上に導電膜50を形成する代わりに、加工成形して単結晶シリコンからなるベース半導体領域Bsの表面が凸部T1を有するようしてもよい。尚、ベース基板B3において、埋め込み酸化膜20とベース半導体領域Bsを貫通する符号51で示した部分は、SOI層21の表面側から支持基板22に電気的なコンタクトをとるために形成されたコンタクト層で、多結晶シリコン等からなり支持基板22の電位固定等に用いられる。
【0076】
図2に示す半導体装置100は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板B3の表層部に形成されている複数個のベース半導体領域Bsで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板B3における複数個のベース半導体領域Bsのうち、図中に示したベース半導体領域Bs1が、埋め込み酸化膜20の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Emを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Bs2が、可動電極Emと対向する固定電極Esを有する固定半導体領域となっている。尚、半導体装置100の力学量センサ素子に関する平面構造は、図50のベース基板B2と同様であり図示を省略したが、図2の断面図に示す2個の可動半導体領域Bs1と2個の固定半導体領域Bs2は、それぞれ、平面構造において連結した一体の領域である。半導体装置100においては、可動半導体領域Bs1の可動電極Emと固定半導体領域Bs2の固定電極Esの対向面で静電容量が形成され、可動電極Emが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Emと固定電極Esの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。また、ベース基板B3における所定領域R1以外の他の領域には、別の素子や回路が形成されていてもよい。
【0077】
図2の半導体装置100のキャップ基板である領域分割基板A11は、単結晶シリコン基板30からなり、複数個の部分領域Ceが形成されている。部分領域Ceは、単結晶シリコン基板30を貫通するトレンチ31aにより分割されてなる領域で、トレンチ31aによって形成された部分領域Ceの側壁には、当該基板30より高い導電率を有する導電層35が形成されている。尚、領域分割基板A11上において、符号33で示された部分は酸化シリコン(SiO2)膜等からなる表面保護層であり、符号34デ示された部分はアルミニウム(Al)等からなる配線や電極パッドである。
【0078】
半導体装置100においては、図2(b)に示すように、キャップ基板である領域分割基板A11の平坦な一方の表面がベース基板B3に凸部T1に貼り合わされて、接合面D1が形成されている。ベース基板B3と領域分割基板A11の接合面D1は、ベース基板B3の所定領域R1において環状となるように凸部T1cが設定されており、ベース基板B3とキャップ基板である領域分割基板A11の貼り合わせによって、ベース基板B3における所定領域R1の表面とキャップ基板である領域分割基板A11の表面とで構成される空間が、高真空状態で密封されている。また、上記貼り合わせによって、図中に例示した領域分割基板A11の所定の部分領域Ce1,Ce2が、それぞれ、凸部T1a,T1bを介して、ベース半導体領域Bs1,Bs2に電気的に接続され、引き出し導電領域として機能する。すなわち、ベース基板B3における可動半導体領域Bs1と固定半導体領域Bs2に、それぞれ、引き出し導電領域Ce1,Ce2が接続された構成となっている。尚、半導体装置100の電極パッド34には、このままワイヤボンディングしてもよいが、必要に応じてパッシベーション膜を形成し、フリップチップバンプ等のボールボンディング接続構造としてもよい。この場合、必要に応じてチップの応力バランスをとるため、電気接続をとらないダミーバンプを設置することもできる。
【0079】
図2に示す半導体装置100においては、ベース基板B3に貼り合わされる領域分割基板A11を用いたキャップ基板が、ベース基板B3の表層部の所定領域R1に形成される各種の素子を保護するための密封キャップとして機能する。すなわち、半導体装置100においては、領域分割基板A11を用いたキャップ基板が、ベース基板B3の表層部の所定領域R1に形成される力学量センサ素子を保護するための密封キャップとして機能する。また、該キャップ基板には、絶縁分離された複数個の部分領域Ceが形成されており、所定の部分領域Ce1,Ce2が、ベース基板B3に形成された所定の絶縁分離されてなるベース半導体領域Bs1,Bs2に電気的に接続されて、引き出し導電領域として機能する。
【0080】
上記領域分割基板A11をキャップ基板として用いた半導体装置100においては、図48および図49に示した単にトレンチ(絶縁分離トレンチ31)によって複数の部分領域Ceに分割されただけのキャップ基板C1,C2を用いる従来の半導体装置90,91と異なり、キャップ基板として用いた領域分割基板A11におけるトレンチ31aによって分割された複数の部分領域Ceの側壁に、高い導電率を有する導電層35が形成されている。従って、上記半導体装置100における引き出し導電領域Ce1,Ce2は、従来の半導体装置90,91のそれに較べて、抵抗値を小さくすることができる。
【0081】
また、上記半導体装置100において、部分領域Ceの一部が引き出し導電領域として利用されるキャップ基板として用いた領域分割基板A11の母体となる基板の材料は、前述したように部分領域Ceの側壁に形成されている導電層35を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば単結晶シリコンを用いる場合も任意の不純物濃度であってよい。従って、上記半導体装置100におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子を形成して種々の利用に供することも可能である。
【0082】
尚、図2に示す半導体装置100についても、図48および図49に示した従来の半導体装置90,91と同様に、ベース基板B3に貼り合わされる領域分割基板A11を用いたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域Ce1,Ce2に接続した電極34へ、ワイヤボンディングやフェースダウンボンディング(ボールボンディング)による電気的な接続を行うことができることは言うまでもない。
【0083】
以上のようにして、図2に示す半導体装置100は、基板30が該基板30を貫通するトレンチ31aによって複数の部分領域Ceに分割されてなり、前記部分領域Ceが引き出し導電領域Ce1,Ce2として利用可能である、領域分割基板A11を用いた半導体装置であって、ベース基板B3の表層部に形成された各種の素子が領域分割基板A11を用いたキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域Ce1,Ce2の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【0084】
次に、図1に示した領域分割基板A10の製造方法について説明する。
【0085】
図3と図4は、領域分割基板A10の製造方法の一例を示す工程別の断面図である。
【0086】
最初に、図3(a)に示す1次トレンチ形成工程において、領域分割基板A10の基板30となる1次基板30aの第1表面S1の側に、トレンチ31aとなる所定深さで当該1次基板30aを貫通しない1次トレンチ31aaを形成する。1次基板30aには、例えば、結晶方位(100)で、砒素(As)やリン(P)等を高濃度に含んだ比抵抗0.001〜1ΩcmのN+型単結晶シリコン基板を用いる。また、1次トレンチ31aaは、10〜500μmの所定の深さに形成する。
【0087】
次に、図3(b)に示す1次導電層形成工程において、図3(a)の1次トレンチ31aaの側壁を覆うようにして、領域分割基板A10の導電層35となる1次導電層35aを第1表面S1の側の全面に形成する。1次導電層35aは、例えばアルミニウム(Al)や金(Au)、タングステン(W)等の金属膜を、蒸着、スパッタリング、CVD等で、0.1〜2μmの厚さで形成する。
【0088】
次に、図3(c)に示す1次絶縁体埋め込み工程において、領域分割基板A10の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、図3(b)の1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。1次絶縁体31baは、例えば蒸着、スパッタリング、CVD等で酸化シリコン(SiO2)膜を堆積し、1次トレンチ31aaを埋め込むように形成する。領域分割基板A10の絶縁体31bに起因する寄生容量を小さくしたい場合には、低誘電率のFSG(SiOF)、カーボン含有SiO2膜(SiOC)等を埋め込んでもよい。また、該FSG(SiOF)やカーボン含有SiO2膜とSiO2膜との積層膜としてもよい。
【0089】
次に、図4(a)に示す第1表面形成工程において、第1表面S1の側から研削、研磨して、領域分割基板A10の基板30となる1次基板30aを露出し、領域分割基板A10における基板30の第1表面S1とする。例えば、1次基板30aの第1表面S1上に形成されている1次導電層35aをストッパとして1次絶縁体31baをCMP等で除去した後、続いてエッチングにより、1次トレンチ31aa内の1次導電層35aを残して、1次基板30a上の1次導電層35aを除去する。
【0090】
次に、図4(b)と図4(c)に示す第2表面形成工程を実施する。
【0091】
図4(b)に示すように、図4(a)に示す1次基板30aを反転し、第2表面S2の側から研削して、領域分割基板A10における基板30の第2表面S2とする。例えば、研削やエッチング等により1次基板30aの第2表面S2の側を大雑把に除去した後、次にCMPにより1次導電層35aをストッパとして除去する。
【0092】
次に、図4(c)に示すように、1次絶縁体31baを露出して、領域分割基板A10における導電層35および絶縁体31bとする。この工程では、例えば、エッチングにより1次トレンチ31aa内の1次導電層35aを残して、表面の1次導電層35aだけを除去する。
【0093】
以上の工程によって、図1に示した領域分割基板A10を製造することができる。
【0094】
図3と図4では、図1に示す領域分割基板A10の導電層35としてアルミニウム(Al)や金(Au)、タングステン(W)等の金属膜を形成する場合の工程を例示したが、導電層35として例えばカーボンナノチューブ(以下、CNTと略記)やグラフェンを形成するようにしてもよい。
【0095】
図5と図6は、導電層35としてCNTを形成する場合の領域分割基板A10の製造方法を示す工程別の断面図である。
【0096】
図5(a)に示すように、最初に、図3(a)と同様にして領域分割基板A10の基板30となる1次基板30aの第1表面S1の側に、トレンチ31aとなる1次トレンチ31aaを形成し、CNTの結晶成長の種となる触媒金属35baを1次トレンチ31aaの側壁の底部周囲に形成する。触媒金属35baとしては、例えば鉄(Fe)、コバルト(Co)、ニッケル(Ni)等の微細な粒子(数〜数十nm)を利用することができる。これら触媒金属35baの微細な粒子をアルコール等の溶媒に分散させ、この分散液を選択噴きつけ可能なインクジェット法等で射出し、1次トレンチ31aaの側壁の底部周囲に線状に形成する。
【0097】
次に、図5(b)に示すように、触媒金属35baを種として、CNT35bを1次トレンチ31aaの側壁に結晶成長させる。CNT35bの形成は、熱CVDやプラズマCVD等により、メタン、エチレン、アセチレン、ベンゼン等の炭素(カーボン)供給源ガス共に水素ガスやアンモニア等のガスを導入し、1次基板30aの表面で反応させる。この時、結晶成長の種である触媒金属35baから優先的にCNT35bが成長し、1次基板30aに垂直方向に電界を加えておくことで1次トレンチ31aaの側壁に沿ってCNT35bを成長させることができる。尚、CNT35bは、1次トレンチ31aaの側壁に沿って一列に並んでもよいが、触媒金属35baの大きさを適宜設定することにより、単層だけでなく多層にCNTを形成することもできる。以上、1次トレンチ31aaの側壁に沿ってCNT35bを形成する方法を説明したが、1次トレンチ31aaの側壁に沿ってグラフェンを形成する場合も同様である。
【0098】
次に、図5(c)に示すように、図3(c)と同様にして、1次基板30aの全面に1次絶縁体31baを堆積し、図5(b)のCNT35bが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。
【0099】
次に、図6(a)に示すように、図4(a)と同様にして、第1表面S1の側から研削して、領域分割基板A10の基板30となる1次基板30aを露出し、基板30の第1表面S1とする。
【0100】
次に、図6(b)に示すように、図6(a)に示す1次基板30aを反転し、第2表面S2の側から研削して、基板30の第2表面S2とすると共に、1次絶縁体31baを露出して、導電層35および絶縁体31bとする。
【0101】
以上の工程によって、CNTからなる導電層35を有した図1の領域分割基板A10を製造することができる。
【0102】
次に、図2に示した半導体装置100の製造方法について説明する。
【0103】
図7は、図2の半導体装置100におけるベース基板B3を準備する、ベース基板準備工程の一例を示した工程別の断面図である。
【0104】
最初に、図7(a)に示すように、埋め込み酸化膜20を挟んで、SOI層21と支持基板22とで構成されるSOI基板B3aを準備する。SOI基板B3aは、例えば基板貼り合わせ技術により形成し、埋め込み酸化膜20を酸化シリコン(SiO2)膜とし、支持基板22を例えば比抵抗0.001〜1Ωcmの単結晶シリコン基板とする。また、各種の素子形成に用いるSOI層21は、厚さが1〜50μmの砒素(As)やリン(P)等を含んだ比抵抗0.001〜1Ωcmの単結晶シリコン層とする。力学量センサ素子を形成する図2に示した半導体装置100では、SOI層21と支持基板22は、例えば高濃度に不純物を含んだN+型単結晶シリコン基板を貼り合わせて形成し、SOI層21の厚さを10〜20μmとする。図2(b)に示すように、ベース半導体領域Bsの一部をそれぞれ可動電極Emや固定電極Esが形成されてなる可動半導体領域Bs1や固定半導体領域Bs2として利用する上では、特に、SOI層21は、不純物濃度ができるだけ高い、すなわち比抵抗の小さいものが好ましい。尚、以上の説明では不純物をN+型で説明したが、すべてP+型の不純物、例えばボロン(B)等で形成するようにしてもよい。
【0105】
次に、図7(b)に示すように、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持ち埋め込み酸化膜20に達するトレンチ23を形成する。これにより、SOI層21が分割されて、周囲から絶縁分離された複数個のベース半導体領域Bsが、SOI基板B3aの表層部に形成される。
【0106】
次に、図7(c)に示すように、トレンチ23を介してフッ化水素(HF)ガスによるエッチングにより、SiO2膜からなる埋め込み酸化膜20の一部を除去し、可動電極Emを有する可動半導体領域Bs1や固定電極Esを有する固定半導体領域Bs2等を形成する。尚、この際に、可動半導体領域Bs1における可動電極Emが形成される部分の下方の埋め込み酸化膜20は、図7(c)に示すように、完全に除去するようにする。
【0107】
次に、図7(d)に示すように、必要に応じて支持基板22とコンタクトを取るための埋め込み酸化膜20とSOI層21を貫通するトレンチを形成し、多結晶シリコン等を埋め込んで、コンタクト層51を形成する。その後、凸部T1を構成する金(Au)膜等からなる導電膜50を形成する。コンタクト層51と導電膜50は、図7(b),(c)に示すセンサ構造を形成する前に、所定の領域にフォトリソエッチングまたはマスク蒸着等で予め形成しておいてもよい。
【0108】
以上の図7に示した工程により、図2の半導体装置100におけるベース基板B3が準備できる。尚、上記凸部は、ベース基板にかわってキャップ基板側に形成してもよく、その両方に形成することもできる。
【0109】
図8は、図2の半導体装置100における領域分割基板A11を用いたキャップ基板準備工程の一例を示した工程別の断面図である。
【0110】
最初に、図8(a)に示すように、図3と図4で説明した製造方法により、領域分割基板A10と同様の領域分割基板A11を準備する。
【0111】
次に、図8(b)に示すように、酸化シリコン(SiO2)膜等からなる表面保護層33を、領域分割基板A11の一方の表面にCVD等により形成する。次に、所定位置にコンタクト穴を形成し、続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。
【0112】
以上の図8に示した工程により、図2の半導体装置100における領域分割基板A11を用いたキャップ基板が準備できる。
【0113】
図9は、図7の工程により準備したベース基板B3と、図8工程により準備した領域分割基板A11を用いたキャップ基板とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。
【0114】
図9(a)に示すように、領域分割基板A11を用いたキャップ基板を、ベース基板B3の力学量センサ素子が形成された所定領域R1に対向するようにして位置決めし、これらを積層する。
【0115】
次に、図9(b)に示すように、領域分割基板A11を用いたキャップ基板を、ベース基板B3に貼り合わせる。この貼り合わせには、例えば、金(Au)−シリコン(Si)共晶接合を用いることができる。Au−Si共晶接合は、導電膜50として予め金(Au)膜を形成しておき、窒素(N2)ガス等の不活性ガス中で、いわゆるAu−Si共晶反応を起こさせて貼り合わせるものである。このAu−Si共晶接合を用いた貼り合わせによって、ベース基板B3と領域分割基板A11を用いたキャップ基板が、導電性を確保した状態で接合面D1において強固に貼り合わされると共に、ベース基板B3の所定領域R1と領域分割基板A11とで構成されるトレンチ23等からなる空間を完全密封することができる。また、上記ベース基板B3と領域分割基板A11を用いたキャップ基板の強固な貼り合わせによって、領域分割基板A11の引き出し導電領域Ce1,Ce2が所定のベース半導体領域Bs1,Bs2に電気的に接続する。これによって、領域分割基板A11を用いたキャップ基板の表面に形成された電極パッド34から、ベース基板B3に形成された力学量センサ素子の出力を外部に取り出せるようになる。
【0116】
尚、ベース基板B3と領域分割基板A11を用いたキャップ基板の貼り合わせには、ベース基板B3のSOI層21と領域分割基板A11の母体である単結晶シリコン基板30が共にシリコン(Si)からなる場合、Au−Si共晶接合に限らず、後述するSi直接接合を用いることもできる。また、キャップ基板として用いる領域分割基板とベース基板の貼り合わせ面にそれぞれアルミニウム(Al)層を設け、少なくとも一方のAl層にゲルマニウム(Ge)層を積層し、アルミニウム(Al)−ゲルマニウム(Ge)の共晶合金で接合するようにしてもよい。また、他の共晶合金を用いてもよいことは言うまでもない。さらに、キャップ基板として用いる領域分割基板とベース基板を、銀(Ag)ペースト等の導電性接着剤を用いて貼り合わせるようにしてもよい。導電性接着剤は、ベース基板とキャップ基板がシリコン(Si)以外の材料からなる場合にも適用することができる。
【0117】
以上の図9に示した工程により、図2の半導体装置100を製造することができる。尚、実際の半導体装置100の製造においては、ベース基板B3およびキャップ基板である領域分割基板A11はそれぞれウエハ状態で基板貼り合わせ工程まで実施し、接合されたウエハから半導体装置100が多数のチップに切り出されて製造される。
【0118】
図10は、別の半導体装置の例を示す図で、半導体装置101の模式的な断面図である。また、図11は、図10の半導体装置101を構成しているベース基板B4と領域分割基板A12を用いたキャップ基板を分解して示した図で、ベース基板B4と領域分割基板A12を貼り合わせる前の位置決めして積層する様子を示した図である。尚、以下に示す半導体装置の各例において、図2に示した半導体装置100と同様の部分については、同じ符号を付した。
【0119】
図2の半導体装置100では、ベース基板B3の所定領域R1のベース半導体領域Bs上には、多結晶シリコンや金属等の導電膜50からなる凸部T1が形成されていた。そして、キャップ基板である領域分割基板A11の平坦な一方の表面がベース基板B3に凸部T1に貼り合わされて、接合面D1が形成されていた。
【0120】
これに対して、図10の半導体装置101のベース基板B4においては、導電膜50からなる凸部T1表面が形成されておらず、ベース基板B4における領域分割基板A12との接合面D2は、SOI層21の平坦な表面からなる。一方、領域分割基板A12において、力学量センサ素子が形成されたベース基板B4の所定領域R1に対向する部分には、凹部32が形成されている。逆に言えば、領域分割基板A12における凹部32の周りには、凸部T2が形成されている。領域分割基板A12におけるベース基板B4との接合面D2は、母体である単結晶シリコン基板30の一方の表面に形成された該凸部T2の表面である。従って、半導体装置101におけるベース基板B4と領域分割基板A12の貼り合わせは、シリコン(Si)同士の接合となっている。
【0121】
このように、図10の半導体装置101においては、ベース基板B4と領域分割基板A12の接合がSi同士の接合となるため、シリコン(Si)直接接合を利用することができる。このSi直接接合は、800〜1200℃の高温で行ってもよいし低温(室温〜450℃)で行ってもよいが、特に低温で行うことが好ましい。特に、図10に示す半導体装置101のように、微少な量の信号出力を扱う力学量センサ素子が形成されている場合には、対向する電極Em,Es間の変位の基づく容量変化を加速度や角速度の出力としている。従って、高精度の力学量センサ素子を製造するためには、領域分割基板A12との接合によってベース基板B4に発生する熱応力をできるだけ小さくする必要があり、このためには室温近くでの接合が好ましい。また、低温のSi直接接合でベース基板B4と領域分割基板A12を貼り合わせる場合は、高温で貼り合わせる場合に較べて、製造プロセスに関する温度制約が少ない。このため、例えば、ベース基板B4と領域分割基板A12を貼り合わせる前に、ベース基板B4と領域分割基板A12に種々の素子を形成しておくことが可能である。
【0122】
低温でのSi直接接合によるベース基板B4と領域分割基板A12の貼り合わせは、具体的には、以下のように実施する。準備したベース基板B4と領域分割基板A12を真空チャンバ内に入れ、接合面D2となる領域分割基板A12の凸部T2が形成されている側の表面とベース基板B4の力学量センサ素子が形成されている側の表面を、アルゴン(Ar)等の不活性ガスによるスパッタエッチングやイオンビームエッチングで、軽くエッチングする。これによって、上記表面に形成されている自然酸化膜や吸着している水および有機物分子(汚染物)等を除去する。この結果、各々のシリコン表面がプラズマによって活性化され、結合手を持ったSi原子が露出して、他のSi原子との結合力が大きい活性な状態となる。次に、ベース基板B4と領域分割基板A12を図11に示したように位置決めし、真空または所定の減圧雰囲気(例えばN2)中でこれら表面を低温で接触させることで、これら表面のシリコン(Si)同士が結合して一体となり、強固な接合を形成することができる。
【0123】
このSi直接接合によって、ベース基板B4と領域分割基板A12が接合面D2で導電性を確保した状態で強固に貼り合わされると共に、ベース基板B4における所定領域R1のトレンチ23や領域分割基板A12における凹部32とで構成される空間を完全密封することができる。
【0124】
尚、図10の半導体装置101においてキャップ基板として用いられる領域分割基板A12についても、図2に示した半導体装置100の領域分割基板A11と同様に、トレンチ31aによって分割された複数の部分領域Ceの側壁に、高い導電率を有する導電層35が形成されている。従って、言うまでもなく、半導体装置101においても、引き出し導電領域Ce1,Ce2は、従来の半導体装置90,91のそれに較べて抵抗値を小さくすることができる。また、図10の半導体装置101についても、図2に示した半導体装置100と同様に、ベース基板B4の表層部に形成された各種の素子が領域分割基板A12を用いたキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域Ce1,Ce2の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。
【0125】
図10の半導体装置101を製造するにあたって、ベース基板B4は、図7で説明した工程により準備することができる。
【0126】
図12と図13は、図10の半導体装置101における領域分割基板A12を用いたキャップ基板の製造工程別の断面図である。
【0127】
最初に、図12(a)に示すように、単結晶シリコンからなる1次基板30aを準備し、領域分割基板A12の基板30となる1次基板30aの第1表面S1の側に、熱酸化により、酸化シリコン(SiO2)膜30bを、0.1〜1μmの厚さで形成する。次に、フォトリソグラフィとエッチングにより、部分的にSiO2膜30bを除去し、所定のパターンに加工する。次に、所定パターンのSiO2膜30bをマスクとして、1次基板30aをドライエッチングし、深さが0.1〜10μmの凹部32を形成する。これによって、ベース基板B4と接合するための領域分割基板A12の凸部T2が形成される。
【0128】
次に、図12(b)に示すように、マスクに用いたSiO2膜30bを除去した後、所定パターンのマスクを1次基板30aの第1表面S1の側に再び形成し、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。
【0129】
次に、図12(c)に示すように、1次トレンチ31aaの側壁を覆うようにして、領域分割基板A12の導電層35となる1次導電層35aを第1表面S1の側の全面に形成する。次に、領域分割基板A12の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。
【0130】
図12(b)と図12(c)の工程は、図3(a)〜(c)で説明した工程と同様である。
【0131】
次に、図13(a)に示すように、図では反転して示されていないが、1次基板30aの第2表面S2の側から研削して、領域分割基板A12における基板30の第2表面S2とする。
【0132】
次に、図13(b)に示すように、ドライエッチング法により第1表面S1の側からエッチバックして、基板30上の1次絶縁体31baと1次導電層35aを除去し、1次基板30aを露出して、領域分割基板A12における基板30の第1表面S1とする。また、基板30の第2表面S2の側において、1次絶縁体31baを露出して、領域分割基板A12の導電層35および絶縁体31bとする。
【0133】
図13(a)と図13(b)の工程は、工程順序が異なるものの、図4(a)〜(c)で説明した各工程における実施内容と同様である。
【0134】
次に、図13(c)の反転図に示すように、酸化シリコン(SiO2)膜等からなる表面保護層33を、領域分割基板A11の第2表面S2の側に形成する。次に、所定位置にコンタクト穴を形成し、続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。
【0135】
図13(c)の工程は、図8(b)で説明した工程と同様である。
【0136】
以上の図12と図13に示した工程により、図2の半導体装置100における領域分割基板A12を用いたキャップ基板が製造できる。
【0137】
図14は、別の半導体装置の例を示す図で、半導体装置102の模式的な断面図である。また、図15は、図14の半導体装置102を構成しているベース基板B5と領域分割基板A13を用いたキャップ基板を分解して示した図で、ベース基板B5と領域分割基板A13を貼り合わせる前の位置決めして積層する様子を示した図である。
【0138】
図14に示す半導体装置102のベース基板B5は、図2に示した半導体装置100のベース基板B3と同じ構造を有している。一方、図2の半導体装置100におけるキャップ基板として用いた領域分割基板A11では、高い導電率を有する導電層35が、トレンチ31aによって分割された複数の部分領域Ceの側壁だけに形成されていた。これに対して、図14の半導体装置102においてキャップ基板として用いられている領域分割基板A13では、高い導電率を有する導電層35が、トレンチ31aによって分割された複数の部分領域Ceの側壁だけでなく、トレンチ31aの周りにおいて、引き出し導電領域として利用される部分領域Ce1,Ce2の両側の表面を覆うように形成されている。
【0139】
図14に示す半導体装置102においては、図2の半導体装置100に較べて、両側の表面を覆う導電層35への電気接合が容易になると共に、該導電層35を側壁とする部分領域Ce1,Ce2を引き出し導電領域として利用した場合の抵抗値をより小さくすることができる。尚、図14の半導体装置102において、高い導電率を有する導電層35を、引き出し導電領域として利用される部分領域Ce1,Ce2のいずれか一方だけの表面を覆うように形成してもよい。また、図14に示すように、領域分割基板A13の部分領域Ce1,Ce2においては、高い導電率を有する導電層35が、ベース基板B5と接続するための下側表面、側壁、および外部と接続するための上側表面に亘って、一体的に形成されている。従って、図14に示す領域分割基板A13の構造では、母体となる基板は、単結晶シリコン基板30や多結晶シリコン基板のように導電性のある基板に限らず、ガラス等の絶縁体基板を採用することも可能である。
【0140】
図16と図17は、図14の半導体装置102におけるキャップ基板として用いた領域分割基板A13の製造工程別の断面図である。
【0141】
最初に、図16(a)に示すように、単結晶シリコンからなる1次基板30aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。次に、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、1次導電層35aを第1表面S1の側の全面に形成する。
【0142】
次に、図16(b)に示すように、領域分割基板A13の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。
【0143】
図16(a)と図16(b)の工程は、図3(a)〜(c)で説明した工程と同様である。
【0144】
次に、図16(c)に示すように、1次基板30aの第1表面S1上に形成されている1次導電層35aをストッパとして、1次絶縁体31baをCMP等で除去する。これによって、1次トレンチ31aa内だけに1次絶縁体31baを残すようにする。
【0145】
次に、図17(a)に示すように、フォトリソグラフィとエッチングにより、1次基板30aの第1表面S1上に形成されている1次導電層35aを所定のパターンにパターニングし、1次基板30aの一部を露出して領域分割基板A13における基板30の第1表面S1とする。
【0146】
次に、図17(b)の反転図に示すように、第2表面S2の側から研削して、1次トレンチ31aa内に埋め込まれている1次絶縁体31baを露出し、領域分割基板A13における基板30の第2表面S2、トレンチ31aおよび絶縁体31bとする。
【0147】
次に、図17(c)に示すように、第2表面S2の全面に、1次導電層35aを再び堆積する。
【0148】
最後に、図17(d)に示すように、基板30の第2表面S2の側においても、フォトリソグラフィとエッチングにより、第2表面S2上に形成されている1次導電層35aを所定のパターンにパターニングし、領域分割基板A13における導電層35とする。
【0149】
以上の図16と図17に示した工程により、図14の半導体装置102におけるキャップ基板としての領域分割基板A13が製造できる。
【0150】
図18は、別の半導体装置の例を示す図で、半導体装置103の模式的な断面図である。また、図19は、図18の半導体装置103を構成しているベース基板B6と領域分割基板A14を用いたキャップ基板を分解して示した図で、ベース基板B6と領域分割基板A14を貼り合わせる前の位置決めして積層する様子を示した図である。
【0151】
図18に示す半導体装置103のベース基板B6は、図2に示した半導体装置100のベース基板B3と同じ構造を有している。一方、図2の半導体装置100においてキャップ基板として用いた領域分割基板A11では、絶縁体31bが、該領域分割基板A11における一方の表面の側から他方の表面の側に亘って、トレンチ31aに埋め込まれていた。これに対して、図18の半導体装置103においてキャップ基板として用いられている領域分割基板A14では、絶縁体31bが該領域分割基板A13におけるトレンチ31aの上方の側だけに埋め込まれており、トレンチ31aの下方が空間37となっている。従って、図18の半導体装置103においては、図2の半導体装置100に較べて、絶縁体31bを誘電体層とする寄生容量を低減することができる。
【0152】
図20と図21は、図18の半導体装置103における領域分割基板A14を用いたキャップ基板の製造工程別の断面図である。
【0153】
最初に、図20(a)に示すように、単結晶シリコンからなる1次基板30aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。次に、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、1次導電層35aを全面に形成する。
【0154】
図20(a)の工程は、図3(a),(b)で説明した工程と同様である。
【0155】
次に、図20(b)に示すように、異方性ドライエッチングにより、1次トレンチ31aaの側壁に形成されている1次導電層35aを残すようにして、1次基板30aの上面および1次トレンチ31aaの底面にある1次導電層35aだけを除去する。
【0156】
次に、図20(c)に示すように、CVD法やスパッタリング成膜等により急速にSiO2膜を堆積し、1次トレンチ31aaの上方を埋め込む絶縁体31bと1次基板30a上の表面保護層33を形成する。このように急速成膜することによって、1次トレンチ31aaの開口部が先に閉じて下方に空間37が残され、絶縁体31bが1次トレンチ31aaの上方だけに埋め込まれた構造を形成することができる。
【0157】
次に、図21(a)に示すように、表面保護層33の所定位置にコンタクト穴を形成し、続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。
【0158】
次に、図21(a)に示すように、空間37が露出するまで1次基板30aの下面側から切削やCMP等で研削する。
【0159】
以上の図20と図21に示した工程により、図18の半導体装置103における領域分割基板A14を用いたキャップ基板が製造できる。
【0160】
尚、上記図20と図21に示した工程では、予め1次トレンチ31aaに空間37を形成した後、空間37が露出するように1次基板30aを研削して、領域分割基板A14を製造した。しかしながらこの製造方法に限らず、例えば図8(b)に示す領域分割基板A11と同じ構造を先に形成した後で絶縁体31bだけを下方から所定位置までエッチングし、領域分割基板A14の空間37を形成するようにしてもよい。
【0161】
図22は、トレンチ31aの下方が空間37となっている領域分割基板の別の製造方法を説明する図で、領域分割基板A15の製造工程別の断面図である。
【0162】
最初に、図20(a)に示したように、単結晶シリコンからなる1次基板30aを準備し、1次トレンチ31aaを形成した後、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして1次導電層35aを全面に形成しておく。
【0163】
次に、図22(a)に示すように、1次トレンチ31aaの下方に、犠牲層であるPSG等のエッチング速度が速い絶縁体38を埋め込んだ後、CVD法やスパッタリング成膜等によりSiO2膜を堆積し、絶縁体38の上部の絶縁体31bと1次基板30a上の表面保護層33を形成する。
【0164】
次に、図22(b)に示すように、表面保護層33の所定位置にコンタクト穴を形成し、続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。
【0165】
次に、図22(c)に示すように、絶縁体38が露出するまで1次基板30aの下面側から切削やCMP等で研削する。
【0166】
最後に、図22(d)に示すように、HF系の水溶液を用いてエッチングし、エッチング速度が速い絶縁体38を除去する。これによって、トレンチ31aの空間37が形成される。
【0167】
以上の図22に示した工程により、トレンチ31aの下方が空間37となっている領域分割基板A15が製造できる。
【0168】
尚、図22の領域分割基板A15の製造においては、図20(a)に示した状態にある1次基板30aと1次導電層35aから工程を開始したが、図20(b)に示した状態にある1次基板30aと1次導電層35aから工程を開始してもよい。
【0169】
一方の表面の側だけに絶縁体31bが埋め込まれた領域分割基板A14,A15を製造するに際して、図22に示した領域分割基板A15の製造工程においては、研削工程をトレンチ31aに犠牲層である絶縁体38が埋め込まれた状態で実施できるため、図20と図21に示した領域分割基板A14の製造工程に較べて、研削に伴う基板の割れや欠けを抑制することができる。
【0170】
図23は、別の半導体装置の例を示す図で、半導体装置104の模式的な断面図である。また、図24は、図23の半導体装置104を構成しているベース基板B7とキャップ基板である領域分割基板A16を分解して示した図で、ベース基板B7と領域分割基板A16を貼り合わせる前の位置決めして積層する様子を示した図である。
【0171】
図23に示す半導体装置104のベース基板B7は、図2に示した半導体装置100のベース基板B3と同じ構造を有している。一方、図2の半導体装置100においてキャップ基板として用いた領域分割基板A11では、母体となる基板として、単結晶シリコン基板30が用いられていた。これに対して、図23の半導体装置104における領域分割基板A16では、母体となる基板として、石英ガラス、シリコン(Si)と同等な熱膨張係数を持つガラス、結晶化ガラス(例えばデビトロン:商品名)等の絶縁体基板39が用いられている。
【0172】
図23に示す半導体装置104のベース基板B7は、図2に示した半導体装置100のベース基板B3と同じ構造を有している。一方、図14の半導体装置104においてキャップ基板として用いられている領域分割基板A16では、母体となる基板として導電性を有していない絶縁体基板39が用いられているが、高い導電率を有する導電層35が、ベース基板B7と接続するための下側表面、側壁、および外部と接続するための上側表面に亘って、一体的に形成されている。従って、図14の半導体装置102において説明したように、図23の半導体装置104についても、部分領域Ce1,Ce2を引き出し導電領域として利用することができる。尚、図23に示す半導体装置104の領域分割基板A16上に、層間絶縁膜や配線層を多層に形成して、配線や電極パッドの配置の自由度を上げるようにしてもよい。
【0173】
図25と図26は、図23の半導体装置104におけるキャップ基板として用いた領域分割基板A16の製造工程別の断面図である。
【0174】
最初に、図25(a)に示すように、ガラス等からなる絶縁性の1次基板39aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板39aを貫通しない1次トレンチ31aaを形成する。次に、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、1次導電層35aを第1表面S1の側の全面に形成する。
【0175】
次に、図25(b)に示すように、領域分割基板A16の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。
【0176】
次に、図25(c)に示すように、1次基板39aの第1表面S1上に形成されている1次導電層35aをストッパとして、1次絶縁体31baをCMP等で除去する。これによって、1次トレンチ31aa内だけに1次絶縁体31baを残すようにする。
【0177】
次に、図26(a)に示すように、フォトリソグラフィとエッチングにより、1次基板39a上の1次導電層35aを、1次トレンチ31aaの周りを残すようにして、所定のパターンにパターニングする。
【0178】
次に、図26(b)の反転図に示すように、第2表面S2の側からCMP等で研削して、1次トレンチ31aaの底の1次導電層35aを露出し、領域分割基板A16における絶縁体基板39とする。
【0179】
次に、図26(c)に示すように、絶縁体基板39の第2表面S2の全面に、1次導電層35aを再び堆積する。
【0180】
最後に、図26(d)に示すように、絶縁体基板39の第2表面S2の側においても、フォトリソグラフィとエッチングにより、第2表面S2上に形成されている1次導電層35aを所定のパターンにパターニングし、領域分割基板A16における導電層35とする。
【0181】
以上の図25と図26に示した工程により、図23の半導体装置104におけるキャップ基板としての領域分割基板A16が製造できる。尚、図25と図26に示した工程は、1次基板の材料が異なるだけで、基本的には図16と図17で説明した工程と同じ加工を施すものである。
【0182】
図27は、別の半導体装置の例を示す図で、キャップ基板として領域分割基板A17を用いた半導体装置105の模式的な断面図である。
【0183】
図27の半導体装置105においては、領域分割基板A17の母体として単結晶シリコン基板30が用いられ、領域分割基板A17の幾つかの部分領域Ceにおいて、IC回路、パワーデバイス、センサ等G1〜G4が形成されている。この幾つかの部分領域Ceに形成されたIC回路等G1〜G4は各々絶縁体で分離されていることが好ましい。IC回路G1〜G4は、バイポーラ回路やCMOS回路等の任意のものであってよい。このように様々なIC回路、パワーデバイス、センサ等をキャップ基板に一体で形成する場合、各々が絶縁体で分離されているとお互いの電気的影響を避けることができ、特性の安定化がはかれる。このように、領域分割基板の母体として半導電性の単結晶シリコン基板、SOI基板あるいは化合物半導体基板を用いる場合には、ベース基板だけでなく、キャップ基板として用いる領域分割基板に複数個形成された部分領域のうち、所定の部分領域に、各種の半導体素子やIC回路を形成することが可能である。
【0184】
前述したように、部分領域Ceの側壁に導電層35が形成された領域分割基板においては、該導電層35を主な電流経路とすることができるため、例えば不純物濃度が低く比抵抗が大きな単結晶シリコン基板30を用いても、導電層35が形成された部分領域Ceを抵抗値が小さな引き出し導電領域Ce1,Ce2として機能させることができる。従って、導電層35が形成された領域分割基板の引き出し導電領域Ce1,Ce2においては、導電層35が形成されていない従来の半導体装置のように、リン(P)や砒素(As)のイオン注入を行って、高濃度のN導電型(n+)となるようにする必要がない。
【0185】
IC回路G1〜G4を形成していない前記領域分割基板A10〜A15においては、例えば、比抵抗(不純物濃度)が0.001〜100Ωcmといった広範囲の単結晶シリコン基板30を採用することができる。また、図27に示す半導体装置105の領域分割基板A17のように、所定の部分領域CeにIC回路G1〜G4を形成する場合には、IC回路G1〜G4の形成に適した不純物濃度の単結晶シリコン基板30を採用することができる。例えば、半導体素子や特にIC回路G1〜G4を形成する単結晶シリコン基板30には、例えば、比抵抗が0.1〜20Ωcmのものが望ましい。尚、これら単結晶シリコン基板30の導電型は、N導電型とP導電型のいずれであってもよい。
【0186】
図27に示す半導体装置105のように、ベース基板B7に力学量センサ素子の実体となる部分を形成した場合には、領域分割基板A17に形成されているIC回路G1〜G4を、力学量センサ素子からの出力を処理する周辺回路とする。これによって、大面積を要する力学量センサ素子の実体部上にIC回路G1〜G4を配置することで、キャップ基板として用いた領域分割基板A17を効率的に利用し、半導体装置105の全体を小型化することができる。尚、この場合、IC回路G1〜G4は、ベース基板B7と領域分割基板A17の接合前に形成してもよいし、接合後に形成してもよい。尚、領域分割基板A17において、導電層35は、引き出し導電領域Ce1,Ce2として利用した部分領域Ceだけでなく、IC回路G1〜G4が形成されている部分領域Ceにも形成されているが、図27に示す半導体装置105のように、部分領域Ceの側壁だけに導電層35を形成すればIC回路G1〜G4への悪影響はない。逆に、IC回路G1〜G4へのシールド層としての効果や下部方向への低抵抗化ができ、IC回路G1〜G4の特性の安定につながる。
【0187】
図28は、別の半導体装置の例を示す図で、半導体装置108の模式的な断面図である。また、図29は、図28の半導体装置108を構成しているベース基板B5と領域分割基板A20を用いたキャップ基板を分解して示した図で、ベース基板B5と領域分割基板A20を貼り合わせる前に位置決めして積層する様子を示した図である。尚、図28に示す半導体装置108において、図14に示した半導体装置102と同様の部分については、同じ符号を付した。
【0188】
図28に示す半導体装置108のベース基板B5は、図14に示した半導体装置102のベース基板B5と同じである。一方、図28の半導体装置108においてキャップ基板として用いている領域分割基板A20は、図14の半導体装置102における領域分割基板A13と異なり、単結晶シリコン基板30と導電層35の間に、絶縁体層30cが形成されている。そして、図28の領域分割基板A20における各部分領域Ceは、上記絶縁体層30cと上側表面に形成されている絶縁体層30dとで被覆されている。
【0189】
図28に示す半導体装置108の領域分割基板A20は、部分領域CeにIC回路を形成する場合に特に効果的で、後述するように、上記絶縁体層30cを層間絶縁膜や保護膜として利用することができる。尚、上記絶縁体層30cは、任意の絶縁体材料であってよいが、特に容易に形成できる酸化シリコン層であることが好ましい。
【0190】
図30(a)〜(c),図31(a)〜(c),図32(a)〜(e)は、図28の半導体装置108でキャップ基板として用いた領域分割基板A20の製造工程別の断面図である。尚、図30〜図32の製造途中にある領域分割基板A20において、図16と図17の製造途中にある領域分割基板A13と同様の部分については、同じ符号を付した。
【0191】
最初に、図30(a)に示すように、単結晶シリコンからなる1次基板30aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直(垂直または0〜5°程度の順テーパ)の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。
【0192】
次に、図30(b)に示すように、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、絶縁体層30cを形成する。絶縁体層30cとしては、例えば、0.1〜2μmの厚さの酸化シリコン(SiO2)膜を、熱酸化により1次基板30aの両表面に形成する。また、プラズマCVD法等により熱応力をゼロに近づけた状態で、酸化シリコン(SiO2)膜や窒化シリコン(SiN)膜およびそれらの複合体膜として、1次基板30aの1次トレンチ31aa側の表面に0.1〜3μm程度の厚さで形成してもよい。
【0193】
次に、図30(c)に示すように、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、絶縁体層30c上にアルミニウム(Al)からなる1次導電層35aを形成する。尚、図30(a)において1次トレンチ31aaに順テーパを形成しておくことで、図30(b)の絶縁体層30cや図30(c)の1次導電層35aを安定して形成することができる。
【0194】
次に、図31(a)に示すように、領域分割基板A13の絶縁体31bとなる1次絶縁体31baを全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内を1次絶縁体31baで埋め込む。
【0195】
次に、図31(b)に示すように、1次絶縁体31baをCMPまたはドライエッチングでエッチバックして、1次導電層35aの表面が露出するまで除去して平坦化する。
【0196】
次に、図31(c)に示すように、フォトリソグラフィとエッチングにより、1次導電層35aを貫通電極とするための所定のパターンにパターニングする。
【0197】
次に、図31(c)の1次基板30aを反転して研削、研磨、エッチング、CMP法等により裏面側から除去して、図32(a)の反転図に示すように、基板30とする。この時、図32(a)に示すように、上側表面に凹部30eが形成されるようにする。
【0198】
次に、図32(b)に示すように、上記凹部30eを埋めるようにして、一次絶縁体層30daを形成する。
【0199】
次に、図32(c)に示すように、一次絶縁体層30daをCMP等でエッチバックして、1次トレンチ31aa内に埋め込まれている1次絶縁体31baを露出し、領域分割基板A20におけるトレンチ31a、絶縁体31bおよび絶縁体層30dとする。
【0200】
次に、図32(d)に示すように、1次導電層35aを再び堆積する。
【0201】
最後に、図32(e)に示すように、フォトリソグラフィとエッチングにより、1次導電層35aを所定の貫通電極を形成するパターンにパターニングし、領域分割基板A20における導電層35とする。
【0202】
以上の図30〜図32に示した工程により、領域分割基板A20が製造できる。この領域分割基板A20を、図29に示したようにベース基板B5上に積層して貼り合わせることで、図28の半導体装置108を製造することができる。
【0203】
図33は、図28に示した半導体装置108の応用例で、半導体装置109の模式的な断面図である。尚、図33に示す半導体装置109において、図28に示した半導体装置108と同様の部分については、同じ符号を付した。
【0204】
図33に示す半導体装置109のベース基板B5aは、図28に示した半導体装置108のベース基板B5と同じ構造を有している。また、図33に示す半導体装置109のキャップ基板として用いている領域分割基板A21も、図28に示した半導体装置108のベース基板B5aは、図28に示した半導体装置108の領域分割基板A20と同様の構造を有している。すなわち、単結晶シリコン基板30と導電層35の間に、絶縁体層30cが形成されている。そして、領域分割基板A21における各部分領域Ceは、上記絶縁体層30cと上側表面に形成されている絶縁体層30dとで被覆されている。
【0205】
一方、図33の半導体装置109における領域分割基板A21においては、図28の半導体装置108における領域分割基板A20と異なり、部分領域Ceaに、IC回路G5が形成されている。そして、該IC回路G5は、キャップ基板である領域分割基板A21におけるベース基板B5aの所定領域R1と対向する側に形成されて、ベース基板B5aと領域分割基板A21の貼り合わせにより密封される空間内に配置されている。従って、図33の半導体装置109におけるIC回路G5は、例えば図27に示したIC回路G1〜G4に較べて腐食や劣化等が起き難く、耐環境性を高めることができる。
【0206】
図33の半導体装置109において、部分領域Cebは、外周に形成された導電層35で引き出し導電領域として機能し、ベース基板B5aの支持基板22と電気的接続をとっている。部分領域Cecも、外周に形成された導電層35で引き出し導電領域として機能し、力学量センサが形成されているベース基板B5aの固定電極や可動電極等と電気的接続をとっている。部分領域Cedも、外周に形成された導電層35で引き出し導電領域として機能し、IC回路G5に接続する電極35cおよび導電膜50やベース半導体領域Bsa等を介して、IC回路G5と外部の入出力が取られている。
【0207】
図34(a)〜(c)は、図33の半導体装置109でキャップ基板として用いた領域分割基板A21の製造途中の一部工程を抜き出して示した断面図である。尚、図34の製造途中にある領域分割基板A21において、図30〜図32の製造途中にある領域分割基板A20と同様の部分については、同じ符号を付した。
【0208】
図33の半導体装置109における領域分割基板A21は、基本的には図30〜図32に示した領域分割基板A20と同様の工程で製造することができる。
【0209】
図34(a)は、図30(b)に対応した図である。領域分割基板A21におけるIC回路G5は、予め単結晶シリコンからなる1次基板30aの表層部の所定位置に形成しておいてから、1次トレンチ31aaと絶縁体層30cを形成する。
【0210】
図34(b)は、図31(c)に対応した図である。図34(a)の状態から図34(b)の状態までは、図30(c)から図31(b)に示した工程で加工する。図33の半導体装置109においてIC回路G5に接続している電極35cは、この1次導電層35aをパターニング加工する段階で、同時に形成される。
【0211】
図34(b)の状態から、図32(a)から図32(e)に示した工程で加工を進めることで図34(c)の状態となり、領域分割基板A21が製造できる。この領域分割基板A21を、ベース基板B5a上に積層して貼り合わせることで、図33の半導体装置109を製造することができる。
【0212】
図35は、図33に示した半導体装置109の変形例で、半導体装置110の模式的な断面図である。尚、図35に示す半導体装置110において、図33に示した半導体装置109と同様の部分については、同じ符号を付した。
【0213】
図35に示す半導体装置110は、領域分割基板A22のIC回路G5が形成された部分領域Ceaに、導電層35dが当該部分領域Ceaを包み込むようにして形成されている点が、図33の半導体装置109と異なっている。図35の半導体装置110において、IC回路G5が形成された部分領域Ceaを包み込む導電層35dは、外部からおよびIC回路9からのノイズの電気的シールドとして機能させることができる。
【0214】
尚、部分領域Ceaを包み込む導電層35dの形成は、図31(c)および図32(e)に示した1次導電層35aのパターニング工程において、部分領域Ceaの周りに1次導電層35aを残すようにすればよい。
【0215】
図36は、図35の半導体装置110例とした領域分割基板A22の外部への接続方法を示す模式的な断面図で、(a)はボンディングワイヤWbを用いた接続であり、(b)は半田ボールSbを用いたボールボンディングによる接続である。
【0216】
図36(a),(b)に示すように、領域分割基板A22における導電層35,35dと外部の接続は、ワイヤボンディングやボールボンディング(フリップチップ実装)のいずれであってもよい。
【0217】
図37は、別の半導体装置の例を示す図で、領域分割基板A18を間に挟んで、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B8と加速度センサ素子が形成されたベース基板B9とが両側に貼り合わされた、半導体装置106の模式的な断面図である。また、図38は、図37の半導体装置106を構成しているベース基板B8、領域分割基板A18およびベース基板B9を分解して示した図である。
【0218】
図39と図40は、図37の半導体装置106におけるベース基板B8の製造方法を示す工程別の断面図であり、図41は、図37の半導体装置106における領域分割基板A18の製造方法を示す工程別の断面図である。また、図42と図43は、予め準備したベース基板B8、領域分割基板A18およびベース基板B9を用いた、半導体装置106の製造工程別の断面図である。
【0219】
最初に、図37の半導体装置106における角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B8の製造方法について説明する。
【0220】
図39(a)に示すように、単結晶シリコン基板60上に、第1の酸化シリコン(SiO2)膜61、窒化シリコン(Si3N4)膜62を順次積層する。次に、Si3N4膜62と第1のSiO2膜61を貫通して単結晶シリコン基板60に達するコンタクトホールを所定位置に設けた後、該コンタクトホールを埋め込むようにして、全面に第1のN+多結晶シリコン層63をCVD法にて積層する。
【0221】
次に、図39(b)に示すように、第1のN+多結晶シリコン層63をパターニングした後、第2の酸化シリコン(SiO2)膜64を積層する。
【0222】
次に、図39(c)に示すように、第2のSiO2膜64およびその直下にあるSi3N4膜62を、所定のパターンにパターニングする。
【0223】
次に、図39(d)に示すように、上記パターニングによって形成された第1のN+多結晶シリコン層63に達するコンタクトホールを埋め込むようにして、全面に第2のN+多結晶シリコン層65をCVD法にて積層する。
【0224】
次に、図40(a)に示すように、第2のN+多結晶シリコン層65を、所定のパターンにパターニングする。
【0225】
次に、図40(b)に示すように、上記パターニングによって形成された第2のN+多結晶シリコン層65の開口部を介してエッチングし、第1のSiO2膜61を部分的に除去する。これによって、ベース基板B8に形成されている角速度センサ素子の可動半導体領域Bs3やクロス配線領域Bs4が形成される。
【0226】
以上の工程によって、図37に示した半導体装置106のベース基板B8を製造することができる。
【0227】
尚、加速度センサ素子が形成されたベース基板B9の平面パターンの図は省略したが、基本的には、図50に示すベース基板B2や図2(b)に示すベース基板B3と同様に、変位可能に形成された可動電極Emを有する可動半導体領域(ベース半導体領域Bs1)、および可動電極Emと対向する固定電極Esを有する固定半導体領域(ベース半導体領域Bs2を構成要素とし、可動電極Emと固定電極Esの間の距離変化に伴う静電容量の変化を測定して、角速度を検出するようにしている。図37に示した半導体装置105のベース基板B8においては、上記可動半導体領域と固定半導体領域が、第2のN+多結晶シリコン層65で形成されている。
【0228】
次に、図37の半導体装置106における領域分割基板A18の製造方法について説明する。
【0229】
図41(a)に示すように、図3(a)〜(c)および図4(a)で説明した工程を実施して、1次トレンチ31aa内に1次導電層35aを残すようにして、1次絶縁体31baが埋め込まれてなる1次基板30aを準備する。
【0230】
次に、図41(b)に示すように、凹部32a,32bを、1次基板30aの第1表面S1と第2表面S2にそれぞれ形成する。
【0231】
次に、図41(c)の反転図に示すように、第2表面S2の側から研削して、1次絶縁体31baを露出し、領域分割基板A18におけるトレンチ31a、導電層35および絶縁体31bとする。
【0232】
最後に、図41(d)に示すように、絶縁体31bを部分的にエッチング除去する。これによって、ベース基板B8,B9との貼り合わせが容易になるとともに、大きくエッチングした場合には、絶縁体31bを誘電体とする寄生容量を小さくすることができる。尚、導電層35についても、絶縁体31bと同時に部分的にエッチング除去するようにしてもよい。
【0233】
以上の工程によって、図37に示した半導体装置106の領域分割基板A18を製造することができる。
【0234】
尚、図37の半導体装置106における加速度センサ素子が形成されたベース基板B9の製造方法については、図7(a)〜(c)で説明した工程と同様であり、その説明は省略する。
【0235】
次に、予め準備したベース基板B8、領域分割基板A18およびベース基板B9を用いた、半導体装置106の製造方法について説明する。
【0236】
最初に、図42(a)に示すように、予め準備したベース基板B9と領域分割基板A18を貼り合わせる。このベース基板B9と領域分割基板A18の貼り合わせには、例えば1気圧の窒素雰囲気中における低温でのSi直接接合を用いることができる。この貼り合わせによって、トレンチ23や凹部32b等からなる空間が、1気圧の気密空間となる。
【0237】
次に、図42(b)に示すように、図42(a)に示すベース基板B9と領域分割基板A18の接合体を反転して、予め準備したベース基板B8と貼り合わせる。このベース基板B8と領域分割基板A18の貼り合わせには、例えば真空中における低温でのSi直接接合を用いることができる。この貼り合わせによって、凹部32a等からなる空間が、真空の気密空間となる。
【0238】
最後に、図43に示すように、加速度センサ素子が形成されたベース基板B9の裏面に絶縁膜70を形成する。次に、絶縁膜70、支持基板22および埋め込み酸化膜20を貫通するトレンチ71を所定位置に形成し、側壁酸化膜72を形成した後、導電体73を埋め込む。続いて全面にアルミニウム(Al)等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド74を形成する。
【0239】
以上の工程によって、図37に示した半導体装置106を製造することができる。
【0240】
図37に示す半導体装置106においては、領域分割基板A18を介して、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B8と加速度センサ素子が形成されたベース基板B9とが電気的に接続されており、角速度センサ素子と加速度センサ素子を搭載する小型で配線抵抗が小さい半導体装置とすることができる。
【0241】
図44は、別の半導体装置の例を示す図で、角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B10と加速度センサ素子が形成された領域分割基板A19とが貼り合わされてなる半導体装置107の模式的な断面図である。また、図45は、図37の半導体装置107を構成しているベース基板B10と領域分割基板A19を分解して示した図で、ベース基板B10とキャップ基板である領域分割基板A19を貼り合わせる前の位置決めして積層する様子を示した図である。
【0242】
図46は、図44の半導体装置107におけるベース基板B10の製造方法を示す工程別の断面図であり、図47は、図44の半導体装置107における領域分割基板A19を用いたキャップ基板の製造方法を示す工程別の断面図である。
【0243】
まず、図44の半導体装置107における角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B10の製造方法について説明する。
【0244】
最初に、図46(a)に示すように、単結晶シリコン基板80上に、酸化シリコン(SiO2)等からなる絶縁層81、アルミニウム(Al)等からなる導電層82、酸化シリコン(SiO2)等からなる絶縁層83、アルミニウム(Al)等からなる導電層84、単結晶シリコンまたは多結晶シリコンからなるSOI層85を順次積層し、角速度センサ素子の構造を形成しておく。この図46(a)に示す構造の形成には、SOI層85を多結晶シリコンとする場合、図39と図40で説明したような工程を用いることができる。また、SOI層85を単結晶シリコンとする場合には、例えば基板貼り合わせ技術を用いることができる。
【0245】
次に、図46(b)に示すように、1次トレンチ87aa内に1次導電層88aが形成され、凹部89a,89bが形成された、単結晶シリコンからなる1次基板86aを準備する。この図46(b)に示す構造は、図41(b)の構造において1次絶縁体31baが埋め込まれていない構造と同じものであり、1次絶縁体31baの埋め込み工程を除いて同様の工程で製造することができる。
【0246】
次に、図46(c)に示すように、図46(a)のSOI層85に角速度センサ素子の構造が形成された単結晶シリコン基板80に、図46(b)に示す構造が形成された1次基板86aに貼り合わせる。この単結晶シリコン基板80上のSOI層85と1次基板86aの貼り合わせには、例えば真空中における低温でのSi直接接合を用いることができる。
【0247】
次に、図46(d)に示すように、単結晶シリコンからなる1次基板86aの上方から1次トレンチ87aaが貫通するまで研削して薄くし、図44のベース基板B10における単結晶シリコン基板86、トレンチ87aおよび導電層88とする。
【0248】
以上の工程によって、図44に示した半導体装置107のベース基板B10を製造することができる。
【0249】
次に、図44の半導体装置107における加速度センサ素子が形成された領域分割基板A19の製造方法について説明する。
【0250】
最初に、図47(a)に示すように、高濃度の単結晶シリコン基板40の裏面側に保護膜40aを形成した後、主面側に窒化シリコン(Si3N4)からなる絶縁層41および酸化シリコン(SiO2)からなる絶縁層42を順次積層する。次に、該積層体の所定位置に単結晶シリコン基板40へのコンタクト穴40bを形成した後、コンタクト穴40bを埋め込むようにして、厚さ5〜100μmの高濃度の多結晶シリコンからなるSOI層85を形成する。
【0251】
次に、図47(b)に示すように、保護膜40aを除去した後、絶縁層41に達するトレンチ31aを、単結晶シリコン基板40に形成する。これによって、単結晶シリコン基板40が、複数個の部分領域Ceに分離される。
【0252】
次に、図47(c)に示すように、トレンチ31aによって分離された部分領域Ceの側壁に、導電層35を形成する。次に、40トレンチ31a内を酸化シリコン(SiO2)からなる絶縁体31bで埋め込んだ後、引き続き酸化シリコン(SiO2)膜を単結晶シリコン基板40上にも堆積し、その後に表面を平坦化して、酸化シリコン(SiO2)からなる絶縁層44を形成する。
【0253】
次に、図47(d)に示すように、絶縁層44の所定位置に単結晶シリコン基板40へのコンタクト穴40cを形成した後、コンタクト穴40cを埋め込むようにして導電層45を形成し、所定のパターンにパターニングして配線および電極パッドとする。
【0254】
次に、図47(e)に示すように、SOI層43を貫通するトレンチ43aを形成し、該トレンチ43aを介して絶縁層42の一部をエッチング除去する。これによって、SOI層43に加速度センサ素子の構造を形成する。
【0255】
以上の工程によって、図44に示した半導体装置107の領域分割基板A19を製造することができる。
【0256】
次に、予め準備したベース基板B10および領域分割基板A19を用いた、半導体装置107の製造方法について説明する。
【0257】
図45に示すように、図46の工程により準備したベース基板B10に対して、図47の工程により準備した領域分割基板A19を反転させて積層する。そして、ベース基板B10における単結晶シリコン基板86と領域分割基板A19におけるSOI層43を貼り合わせる。尚、ベース基板B10と領域分割基板A19の貼り合わせには、例えば真空中における低温でのSi直接接合を用いることができる。この貼り合わせによって、凹部89a,89bやトレンチ87a,43a等からなる空間が、真空の気密空間となる。
【0258】
これによって、図44に示した半導体装置107を製造することができる。
【0259】
図44に示す半導体装置107においては、加速度センサ素子が形成された領域分割基板A19と角速度センサ素子(ジャイロセンサ素子)が形成されたベース基板B10とが電気的に接続されており、角速度センサ素子と加速度センサ素子を搭載する小型で配線抵抗が小さい半導体装置とすることができる。また、図44の半導体装置107では、ベース基板B10におけるトレンチ87aに絶縁体が埋め込まれていないため、図37の半導体装置106に較べて、寄生容量を低減することができる。
【0260】
以上のようにして、上記した領域分割基板A10〜A19およびそれを用いた半導体装置100〜107ならびにそれらの製造方法は、基板30,39,40が該基板30,39,40を貫通するトレンチ31aによって複数の部分領域Ceに分割されてなり、前記部分領域Ceが引き出し導電領域Ce1,Ce2として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、導電層35が形成されていない従来の領域分割基板の較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法となっている。
【0261】
尚、上記した領域分割基板A11〜A19を用いる半導体装置100〜107では、加速度や角速度を検出する力学量センサ素子を有した半導体装置の例を示した。しかしながらこれに限らす、本発明の領域分割基板を用いる半導体装置は、例えば、MEMS(Micro Electro Mechanical System)共振器や赤外線センサ素子等の他の半導体センサ素子を有する半導体装置であってもよい。
【符号の説明】
【0262】
A10〜A22 領域分割基板
30,39,40 基板
31a トレンチ
Ce 部分領域
35 導電層
100〜110 半導体装置
【特許請求の範囲】
【請求項1】
基板の第1表面から第2表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、
前記トレンチによって形成された前記部分領域の側壁に、前記第1表面の側から前記第2表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、
前記導電層を介して、前記トレンチに絶縁体が埋め込まれてなることを特徴とする領域分割基板。
【請求項2】
前記基板が、単結晶シリコンからなることを特徴とする請求項1に記載の領域分割基板。
【請求項3】
前記基板と前記導電層の間に、絶縁体層が形成されてなることを特徴とする請求項2に記載の領域分割基板。
【請求項4】
前記絶縁体層が、酸化シリコン層であることを特徴とする請求項3に記載の領域分割基板。
【請求項5】
前記導電層が、金属層、高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体からなることを特徴とする請求項1乃至4のいずれか一項に記載の領域分割基板。
【請求項6】
前記導電層が、前記トレンチの周りにおいて、前記第1表面および前記第2表面の少なくとも一方を覆うように形成されてなることを特徴とする請求項1乃至5のいずれか一項に記載の領域分割基板。
【請求項7】
前記絶縁体が、酸化シリコンからなることを特徴とする請求項1乃至6のいずれか一項に記載の領域分割基板。
【請求項8】
前記絶縁体が、前記第1表面の側から前記第2表面の側に亘って埋め込まれてなることを特徴とする請求項1乃至7のいずれか一項に記載の領域分割基板。
【請求項9】
請求項1乃至8のいずれか一項に記載の領域分割基板を用いた半導体装置であって、
半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、
前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、
前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、
所定の前記部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴とする半導体装置。
【請求項10】
前記キャップ基板において、前記ベース基板の前記所定領域に対向して凹部が形成され、
前記キャップ基板が、前記凹部の周りで前記ベース基板に貼り合わされてなることを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、
前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなることを特徴とする請求項9に記載の半導体装置。
【請求項12】
前記凸部が、単結晶シリコン、多結晶シリコンまたは金属のいずれかからなることを特徴とする請求項11に記載の半導体装置。
【請求項13】
前記ベース基板が、埋め込み酸化膜を有するSOI基板からなり、
前記ベース半導体領域が、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、SOI層からなる領域であることを特徴とする請求項9乃至12のいずれか一項に記載の半導体装置。
【請求項14】
前記半導体装置が、力学量センサ素子を有してなり、
前記複数個のベース半導体領域のうち、
少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、
少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、
前記可動電極と固定電極の対向する面の間の前記空間を誘電体層とする静電容量が形成され、
前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、
前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、
前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出することを特徴とする請求項13に記載の半導体装置。
【請求項15】
前記力学量が、加速度または角速度であることを特徴とする請求項14に記載の半導体装置。
【請求項16】
前記キャップ基板を構成する前記基板が、単結晶シリコンからなり、
前記複数個の部分領域のうち、所定の部分領域に、IC回路が形成されてなることを特徴とする請求項9乃至15のいずれか一項に記載の半導体装置。
【請求項17】
前記基板と前記導電層の間に、絶縁体層が形成されてなることを特徴とする請求項16に記載の半導体装置。
【請求項18】
前記絶縁体層が、酸化シリコン層であることを特徴とする請求項17に記載の半導体装置。
【請求項19】
前記IC回路が、前記キャップ基板における前記ベース基板の所定領域と対向する側に形成されて、前記貼り合わせにより密封される空間内に配置されてなることを特徴とする請求項17または18に記載の半導体装置。
【請求項20】
前記IC回路が形成されてなる部分領域に、前記導電層が、該部分領域を包み込むようにして形成されてなることを特徴とする請求項17乃至19のいずれか一項に記載の半導体装置。
【請求項21】
前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン(Si)からなり、
前記ベース基板と前記キャップ基板が、シリコン(Si)直接接合により貼り合わされてなることを特徴とする請求項9乃至16のいずれか一項に記載の半導体装置。
【請求項22】
前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン(Si)からなり、
前記ベース基板と前記キャップ基板が、金(Au)−シリコン(Si)共晶接合により貼り合わされてなることを特徴とする請求項9乃至16のいずれか一項に記載の半導体装置。
【請求項23】
前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなることを特徴とする請求項9乃至20のいずれか一項に記載の半導体装置。
【請求項24】
請求項1に記載の領域分割基板の製造方法であって、
前記基板となる1次基板の前記第1表面の側に、前記トレンチとなる所定深さで当該1次基板を貫通しない1次トレンチを形成する1次トレンチ形成工程と、
前記1次トレンチの側壁を覆うようにして、前記導電層となる1次導電層を形成する1次導電層形成工程と、
前記絶縁体となる1次絶縁体を前記1次トレンチに埋め込む1次絶縁体埋め込み工程と、
前記第1表面の側から研削して、前記1次基板を露出し、前記基板の第1表面とする第1表面形成工程と、
前記1次絶縁体埋め込み工程の後、前記第2表面の側から研削して、前記基板の第2表面とすると共に、前記1次絶縁体を露出して、前記導電層および前記絶縁体とする第2表面形成工程とを有してなることを特徴とする領域分割基板の製造方法。
【請求項25】
前記1次導電層形成工程の後、前記1次絶縁体埋め込み工程を実施し、
前記1次絶縁体埋め込み工程の後、前記第1表面形成工程を実施することを特徴とする請求項24に記載の領域分割基板の製造方法。
【請求項26】
前記第1表面形成工程において、
前記第1表面の側から研削して、前記1次基板の上に形成された1次導電層を露出した後、該1次導電層をパターニングして前記1次基板を露出することを特徴とする請求項25に記載の領域分割基板の製造方法。
【請求項27】
前記1次絶縁体埋め込み工程において、
前記1次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる1次絶縁体を埋め込み、
前記第2表面形成工程において、
前記第2表面の側からの研削により前記基板の第2表面に露出する前記犠牲層を、エッチングにより除去することを特徴とする請求項25に記載の領域分割基板の製造方法。
【請求項28】
前記1次導電層形成工程の後、前記第1表面形成工程を実施し、
前記第1表面形成工程の後、前記1次絶縁体埋め込み工程を実施することを特徴とする請求項24に記載の領域分割基板の製造方法。
【請求項29】
請求項9に記載の半導体装置の製造方法であって、
前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、
前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、
前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、
前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴とする半導体装置の製造方法。
【請求項1】
基板の第1表面から第2表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、
前記トレンチによって形成された前記部分領域の側壁に、前記第1表面の側から前記第2表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、
前記導電層を介して、前記トレンチに絶縁体が埋め込まれてなることを特徴とする領域分割基板。
【請求項2】
前記基板が、単結晶シリコンからなることを特徴とする請求項1に記載の領域分割基板。
【請求項3】
前記基板と前記導電層の間に、絶縁体層が形成されてなることを特徴とする請求項2に記載の領域分割基板。
【請求項4】
前記絶縁体層が、酸化シリコン層であることを特徴とする請求項3に記載の領域分割基板。
【請求項5】
前記導電層が、金属層、高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体からなることを特徴とする請求項1乃至4のいずれか一項に記載の領域分割基板。
【請求項6】
前記導電層が、前記トレンチの周りにおいて、前記第1表面および前記第2表面の少なくとも一方を覆うように形成されてなることを特徴とする請求項1乃至5のいずれか一項に記載の領域分割基板。
【請求項7】
前記絶縁体が、酸化シリコンからなることを特徴とする請求項1乃至6のいずれか一項に記載の領域分割基板。
【請求項8】
前記絶縁体が、前記第1表面の側から前記第2表面の側に亘って埋め込まれてなることを特徴とする請求項1乃至7のいずれか一項に記載の領域分割基板。
【請求項9】
請求項1乃至8のいずれか一項に記載の領域分割基板を用いた半導体装置であって、
半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、
前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、
前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、
所定の前記部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴とする半導体装置。
【請求項10】
前記キャップ基板において、前記ベース基板の前記所定領域に対向して凹部が形成され、
前記キャップ基板が、前記凹部の周りで前記ベース基板に貼り合わされてなることを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、
前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなることを特徴とする請求項9に記載の半導体装置。
【請求項12】
前記凸部が、単結晶シリコン、多結晶シリコンまたは金属のいずれかからなることを特徴とする請求項11に記載の半導体装置。
【請求項13】
前記ベース基板が、埋め込み酸化膜を有するSOI基板からなり、
前記ベース半導体領域が、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、SOI層からなる領域であることを特徴とする請求項9乃至12のいずれか一項に記載の半導体装置。
【請求項14】
前記半導体装置が、力学量センサ素子を有してなり、
前記複数個のベース半導体領域のうち、
少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、
少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、
前記可動電極と固定電極の対向する面の間の前記空間を誘電体層とする静電容量が形成され、
前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、
前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、
前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出することを特徴とする請求項13に記載の半導体装置。
【請求項15】
前記力学量が、加速度または角速度であることを特徴とする請求項14に記載の半導体装置。
【請求項16】
前記キャップ基板を構成する前記基板が、単結晶シリコンからなり、
前記複数個の部分領域のうち、所定の部分領域に、IC回路が形成されてなることを特徴とする請求項9乃至15のいずれか一項に記載の半導体装置。
【請求項17】
前記基板と前記導電層の間に、絶縁体層が形成されてなることを特徴とする請求項16に記載の半導体装置。
【請求項18】
前記絶縁体層が、酸化シリコン層であることを特徴とする請求項17に記載の半導体装置。
【請求項19】
前記IC回路が、前記キャップ基板における前記ベース基板の所定領域と対向する側に形成されて、前記貼り合わせにより密封される空間内に配置されてなることを特徴とする請求項17または18に記載の半導体装置。
【請求項20】
前記IC回路が形成されてなる部分領域に、前記導電層が、該部分領域を包み込むようにして形成されてなることを特徴とする請求項17乃至19のいずれか一項に記載の半導体装置。
【請求項21】
前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン(Si)からなり、
前記ベース基板と前記キャップ基板が、シリコン(Si)直接接合により貼り合わされてなることを特徴とする請求項9乃至16のいずれか一項に記載の半導体装置。
【請求項22】
前記ベース基板と前記キャップ基板を構成する前記基板が、シリコン(Si)からなり、
前記ベース基板と前記キャップ基板が、金(Au)−シリコン(Si)共晶接合により貼り合わされてなることを特徴とする請求項9乃至16のいずれか一項に記載の半導体装置。
【請求項23】
前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなることを特徴とする請求項9乃至20のいずれか一項に記載の半導体装置。
【請求項24】
請求項1に記載の領域分割基板の製造方法であって、
前記基板となる1次基板の前記第1表面の側に、前記トレンチとなる所定深さで当該1次基板を貫通しない1次トレンチを形成する1次トレンチ形成工程と、
前記1次トレンチの側壁を覆うようにして、前記導電層となる1次導電層を形成する1次導電層形成工程と、
前記絶縁体となる1次絶縁体を前記1次トレンチに埋め込む1次絶縁体埋め込み工程と、
前記第1表面の側から研削して、前記1次基板を露出し、前記基板の第1表面とする第1表面形成工程と、
前記1次絶縁体埋め込み工程の後、前記第2表面の側から研削して、前記基板の第2表面とすると共に、前記1次絶縁体を露出して、前記導電層および前記絶縁体とする第2表面形成工程とを有してなることを特徴とする領域分割基板の製造方法。
【請求項25】
前記1次導電層形成工程の後、前記1次絶縁体埋め込み工程を実施し、
前記1次絶縁体埋め込み工程の後、前記第1表面形成工程を実施することを特徴とする請求項24に記載の領域分割基板の製造方法。
【請求項26】
前記第1表面形成工程において、
前記第1表面の側から研削して、前記1次基板の上に形成された1次導電層を露出した後、該1次導電層をパターニングして前記1次基板を露出することを特徴とする請求項25に記載の領域分割基板の製造方法。
【請求項27】
前記1次絶縁体埋め込み工程において、
前記1次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる1次絶縁体を埋め込み、
前記第2表面形成工程において、
前記第2表面の側からの研削により前記基板の第2表面に露出する前記犠牲層を、エッチングにより除去することを特徴とする請求項25に記載の領域分割基板の製造方法。
【請求項28】
前記1次導電層形成工程の後、前記第1表面形成工程を実施し、
前記第1表面形成工程の後、前記1次絶縁体埋め込み工程を実施することを特徴とする請求項24に記載の領域分割基板の製造方法。
【請求項29】
請求項9に記載の半導体装置の製造方法であって、
前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、
前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、
前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、
前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【公開番号】特開2011−139018(P2011−139018A)
【公開日】平成23年7月14日(2011.7.14)
【国際特許分類】
【出願番号】特願2010−176742(P2010−176742)
【出願日】平成22年8月5日(2010.8.5)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成23年7月14日(2011.7.14)
【国際特許分類】
【出願日】平成22年8月5日(2010.8.5)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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