４倍ハーフピッチレリーフパターニングのための双側壁パターニングを用いたメモリ線および構造を形成する装置および方法
本発明は、４倍ハーフピッチレリーフパターニングのための双側壁パターニングを用いてメモリ線および構造を製作する装置、方法およびシステムを提供する。本発明は、基板の上方に配される第１のテンプレート層からフィーチャを形成することと、フィーチャに隣接してハーフピッチの側壁スペーサを形成することと、ハーフピッチの側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内により小さいフィーチャを形成することと、より小さいフィーチャに隣接して４分の１ピッチの側壁スペーサを形成することと、４分の１ピッチの側壁スペーサをハードマスクとして用いることによって導体層から導体フィーチャを形成することとを含む。多数の追加の態様が開示される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、より具体的には、双側壁パターニングによってメモリセルのためのメモリ線および構造を形成する方法に関する。
【０００２】
関連出願への相互参照
本願は、その全体が本願明細書において参照により援用されている、２００９年１０月２６日に出願された「DOUBLE SIDEWALL PATTERNING FOR 4X HALF PITCH RELIEF PATTERNING」という米国仮特許出願第６１／２５５，０８０号（代理人整理番号：ＳＤ−ＭＸＡ−２６５）（特許文献１）に対する優先権を主張する。本願は、その全体が本願明細書において参照により援用されている、２００９年１０月２６日に出願された「LAYOUT OF 3D MATRIX ARRAY MEMORY FOR REDUCED COST PATTERNING」という米国仮特許出願第６１／２５５，０８５号（代理人整理番号：ＳＤ−ＭＸＡ−２６６）（特許文献２）に対する優先権も主張する。
本願は、その全体が本願明細書において参照により援用されている、２０１０年１０月２６日に出願された「METHODS AND APPARATUS FOR LAYOUT OF THREE DIMENSIONAL MATRIX ARRAY MEMORY FOR REDUCED COST PATTERNING 」という米国特許出願第１２／９１１，９００号（代理人整理番号：ＳＤ−ＭＸＡ−２６６）（特許文献３）にも関連する。
本願は、その全体が本願明細書において参照により援用されている、２０１０年１０月２６日に出願された「METHODS OF FORMING PILLARS FOR MEMORY CELLS USING SEQUENTIAL SIDEWALL PATTERNING」という米国特許出願第１２／９１１，９４４号（代理人整理番号：ＳＤ−ＭＸＡ−２６７）（特許文献４）にも関連する。
【背景技術】
【０００３】
メモリ素子の製作は通例、リソグラフィ、種々の構成材料の堆積、パターニング、エッチング等を含む多数のステップを必要とする。しかし、個々のメモリ要素のサイズの継続的な低減、およびこのようなメモリ要素がメモリ素子上に製作される密度の継続的な増大は現在のリソグラフィおよびパターニング技術の限界に挑んでいる。例えば、既存のリソグラフィおよびパターニング技術は通例、約３２ナノメートルよりも小さいピッチを有するフィーチャを形成するのにはあまり適していない。利用可能な技法は比較的費用がかかり、液浸リソグラフィ、極端紫外線リソグラフィ（ＥＵＶＬ：extreme-ultraviolet lithography ）、および／または電子ビーム（ｅ−ｂｅａｍ：electron beam ）直接描画リソグラフィ等の費用がかかるプロセスを必要とする。従って、メモリ素子に用いるメモリセルをパターニングする、改良されたよりコスト効率の高い方法が望まれる。特に、小さいピッチを有するメモリ要素を形成する方法および装置が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国仮特許出願第６１／２５５，０８０号
【特許文献２】米国仮特許出願第６１／２５５，０８５号
【特許文献３】米国特許出願第１２／９１１，９００号
【特許文献４】米国特許出願第１２／９１１，９４４号
【特許文献５】米国特許出願第１１／１２５，９３９号
【特許文献６】米国特許第６，９５２，０３０号
【特許文献７】米国特許出願第１１／６９２，１５１号
【特許文献８】米国特許第５，９１５，１６７号
【特許文献９】米国特許出願第１１／２９８，３３１号
【発明の概要】
【０００５】
いくつかの実施形態において、本発明は、メモリのための配線パターンを形成する方法を提供する。この方法は、基板の上方に配される第１のテンプレート層から第１のフィーチャを形成することと、第１のフィーチャに隣接して第１の側壁スペーサを形成することと、第１の側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に第２のフィーチャを形成することと、第２のフィーチャに隣接して第２の側壁スペーサを形成することと、第２の側壁スペーサをハードマスクとして用いることによって導体層から導体フィーチャを形成することとを含む。
【０００６】
他のいくつかの実施形態において、本発明は、メモリアレイのための配線パターンを提供する。この配線パターンは、基板の上方に配される第１のテンプレート層から形成される第１のフィーチャ、第１のフィーチャに隣接して形成される第１の側壁スペーサ、第１の側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に形成される第２のフィーチャ、第２のフィーチャに隣接して形成される第２の側壁スペーサ、および第２の側壁スペーサをハードマスクとして用いることによって導体層から形成される導体フィーチャで形成される構造を備える。
【０００７】
さらに他の実施形態において、本発明は、メモリのための配線パターンを形成する方法を提供する。この方法は、基板の上方に配される第１のテンプレート層から第１のフィーチャを形成することと、第１のフィーチャに隣接して側壁スペーサを形成することと、側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に第２のフィーチャを形成することと、第２のフィーチャの側壁上に導電材料を堆積させることによって導体フィーチャを形成することとを含む。
【０００８】
他のいくつかの実施形態において、本発明は、メモリアレイのための配線パターンを提供する。この配線パターンは、基板の上方に配される第１のテンプレート層から形成される第１のフィーチャ、第１のフィーチャに隣接して形成される側壁スペーサ、側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に形成される第２のフィーチャ、および第２のフィーチャの側壁上に導電材料を堆積させることによって形成される導体フィーチャで形成される構造を備える。
【０００９】
多数の追加の実施形態が添付の図面に関連して以下に記載される。
添付の図面と併せて以下の詳細な説明を考慮することにより、本発明の特徴をより明確に理解することができる。全図面を通じて同じ参照番号は同じ要素を示す。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による例示的なメモリセルの略図である。
【図２Ａ】本発明の実施形態による例示的なメモリセルの単純化された透視図である。
【図２Ｂ】図２Ａの複数のメモリセルから形成される第１の例示的なメモリレベルの一部の単純化された透視図である。
【図２Ｃ】本発明の実施形態による第１の例示的な３次元メモリアレイの一部の単純化された透視図である。
【図２Ｄ】本発明の実施形態による第２の例示的な３次元メモリアレイの一部の単純化された透視図である。
【図３】本発明の実施形態によるメモリセルの例示的な実施形態の断面図である。
【図４Ａ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｂ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｃ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｄ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｅ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｆ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図５Ａ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｂ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｃ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｄ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｅ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｆ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【発明を実施するための形態】
【００１１】
本発明はサブミクロン３次元メモリアレイの製造コストの低減を促進する。特に、本発明は、約３０ｎｍ未満のハーフピッチ（ＨＰ：half-pitch）寸法を有するメモリアレイ構造を形成するために（例えば、各々比較的費用がかかる）液浸リソグラフィ、ＥＵＶＬ、またはｅ−ｂｅａｍ直接描画リソグラフィの方法を用いる必要を回避する方法を提供する。
【００１２】
本発明の実施形態によっては、ハーフピッチ寸法を２ｘ低減するために用いられることができる方法が提供され、他の実施形態では、ハーフピッチの４ｘ低減が実現されることができる。それ故、本発明の双側壁パターニング方法を用いれば、コスト効率の高い３２ｎｍリソグラフィを、８ｎｍのハーフピッチ寸法まで小さくしたメモリ構造（例えば、メモリ線）のパターニングを達成するために用いることができる。現在の技術の観点から言うと、この向上は３２ｎｍリソグラフィの５世代の発展（３２ｎｍから２２ｎｍ、１６ｎｍ、１１ｎｍ、８ｎｍへ）に相当することに留意するべきである。しかし、本発明が、将来の技術を発展させるためにも用いられてよいことは理解されるはずである。
【００１３】
本発明による例示的な実施形態では、利用可能なリソグラフィ技術に関連付けられる最小ピッチ（すなわち、ＥＵＶＬまたはｅ−ｂｅａｍ直接描画リソグラフィを用いない「最小ピッチ」）よりも小さいピッチを有するメモリ線が、双側壁パターニングを用いて形成される。最初に、層間絶縁膜（ＩＬＤ：inter-layer dielectric）または基板上に堆積された配線層（例えば、タングステン（Ｗ））の上方に２つのテンプレート層（例えば、Ｓｉ3 Ｎ4 ）が形成される。テンプレート層同士の間にはエッチング停止層（例えば、ＳｉＯ2 ）が堆積されてよく、下側テンプレート層と配線層との間および配線層とＩＬＤとの間には任意使用の接着層が堆積されてもよい。
【００１４】
実施形態によっては、従来のリソグラフィ（例えば、３２ｎｍ技術）を用いて、第１のテンプレート層内に、利用可能なリソグラフィおよびパターニング技術に応じた最小ピッチを有する線（または他のフィーチャ）がパターニングされる。線の側面上に側壁ハードマスクが形成される。側壁ハードマスクは第１のテンプレート層の線構造の両側に側壁スペーサを含む。側壁ハードマスクは、元の線パターンの最小ピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約半分を有する。
【００１５】
次に、「ハーフピッチ」の側壁ハードマスクが用いられ、第２のテンプレート層をハーフピッチの線にパターニングする。ハーフピッチのテンプレートの側面上に第２の側壁ハードマスクが形成される。この第２の側壁ハードマスクも第２のテンプレート層ハーフピッチ線の両側に側壁スペーサを含み、「ハーフピッチ」の側壁ハードマスクのピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約４分の１を有する。次に、「４分の１ピッチ」の側壁ハードマスクが用いられ、３次元メモリアレイのためのメモリ線（例えば、ビット線およびワード線）等の４分の１ピッチ構造を形成してもよい。本発明による双側壁パターニングを用いて３次元マトリクスアレイが形成されてもよい。実施形態によっては、マトリクスアレイは、アレイの第１の軸に平行なメモリ線の第１のセットおよびアレイの第２の軸に平行なメモリ線の第２のセットを含む。線の第１および第２のセットは互いに非平行（例えば、垂直）であってもよい。
【００１６】
図１は、本発明による例示的なメモリセル１０の略図を示す。メモリセル１０は、ステアリング素子１４に結合される可逆的抵抗スイッチング素子１２を含む。可逆的抵抗スイッチング素子１２は、２つ以上の状態間で可逆的に切り換えられてよい抵抗率を有する可逆的抵抗率スイッチング材料（分けて示されていない）を含む。
【００１７】
例えば、要素１２の可逆的抵抗率スイッチング材料は、製作時に低抵抗率の初期状態にあってもよい。第１の電圧および／または電流を印加すると、材料は高抵抗率状態に切り換え可能になる。第２の電圧および／または電流の印加が可逆的抵抗率スイッチング材料を低抵抗率状態に戻してもよい。あるいは、製作時に、可逆的抵抗スイッチング素子１２は、適切な電圧（単数または複数）および／または電流（単数または複数）の印加により可逆的に低抵抗状態に切り換え可能な、高抵抗の初期状態にあってもよい。メモリセル内で用いられる場合、１つの抵抗状態は２値の「０」を表してもよい一方で、もう１つの抵抗状態は２値の「１」を表してもよい。ただし、２つを超えるデータ／抵抗状態が用いられてもよい。多数の可逆的抵抗率スイッチング材料および可逆的抵抗スイッチング素子を採用したメモリセルの動作が、例えば、その全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「Rewriteable Memory Cell Comprising A Diode And A Resistance Switching Material」という米国特許出願第１１／１２５，９３９号（特許文献５）に記載されている。
【００１８】
ステアリング素子１４は、薄膜トランジスタ、ダイオード、金属−絶縁物−金属トンネル電流素子、あるいは可逆的抵抗スイッチング素子１２間の電圧および／またはそこを通じた電流の流れを選択的に制限することによって非オーミック伝導を呈する他の同様のステアリング素子を含んでよい。このように、メモリセル１０は２次元または３次元メモリアレイの一部として用いられてもよく、アレイ内の他のメモリセルの状態に影響を及ぼすことなく、データがメモリセル１０に書き込まれてもよいし、かつ／またはそこから読み出されてもよい。
【００１９】
図２Ａ〜２Ｄおよび図３を参照しながら、メモリセル１０、可逆的抵抗スイッチング素子１２およびステアリング素子１４の例示的な実施形態を後述する。
図２Ａは、本発明による、ステアリング素子１４がダイオードであるメモリセル１０の例示的な実施形態の単純化された斜視図である。メモリセル１０は、第１の導体２０と第２の導体２２との間でダイオード１４と直列結合される可逆的抵抗スイッチング素子１２を含む。実施形態によっては、可逆的抵抗スイッチング素子１２とダイオード１４との間に遮蔽層２４が形成されてもよく、可逆的抵抗スイッチング素子１２と第２の導体２２との間に遮蔽層３１および３３が形成されてもよい。ダイオード１４と第１の導体２０との間に追加の遮蔽層２８が形成されてもよい。例えば、遮蔽層２４、２８、３１および３３は、窒化チタン、窒化タンタル、窒化タングステンまたは別の同様の遮蔽層材料を含んでもよい。
【００２０】
ダイオード１４は、ダイオードのｐ形領域の上方にｎ形領域がある上向きであるのか、ダイオードのｎ形領域の上方にｐ形領域がある下向きであるのかにかかわらず、垂直多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオード等の任意の適当なダイオードを含んでもよい。図３を参照しながら、ダイオード１４の例示的な実施形態を後述する。
【００２１】
第１の導体２０および／または第２の導体２２は、タングステン、任意の適切な金属、高濃度にドープされた半導体材料、導電性ケイ化物、導電性ケイ化物−ゲルマニウム化物、導電性ゲルマニウム化物、または同様のもの等の任意の適当な導電材料を含んでもよい。図２Ａの実施形態では、第１および第２の導体２０および２２はそれぞれ、線路状であり、異なる方向（例えば、互いに実質的に直交する方向）に延在する。他の導体形状および／または配置が用いられてもよい。実施形態によっては、素子性能を向上させるためかつ／または素子の製作を助けるために、第１の導体２０および／または第２の導体２２とともに、遮蔽層、接着層、反射防止コーティングおよび／または同様のもの（図示せず）が用いられてもよい。
【００２２】
図２Ｂは、図２Ａのメモリセル１０等の複数のメモリセル１０で形成される第１のメモリレベル３０の一部の単純化された斜視図である。単純化のために、可逆的抵抗スイッチング素子１２、ダイオード１４、ならびに遮蔽層２４、２８、３１および３３は分けて示されていない。メモリアレイは、（図に示すように）複数のメモリセルが結合される複数のビット線（第２の導体２２）およびワード線（第１の導体２０）を含む「クロスポイント」アレイである。例示的な実施形態では、第１の導体２０および第２の導体２２は約１６ｎｍ〜約８ｎｍ、より一般的には約２２ｎｍ〜約３ｎｍのピッチで規則正しく間隔を置かれる。複数のメモリのレベルと同様に、他のメモリアレイ配置が用いられてもよい。
【００２３】
例えば、図２Ｃは、第２のメモリレベル４４の下方に位置する第１のメモリレベル４２を含むモノリシックな３次元アレイ４０ａの一部の単純化された斜視図である。メモリレベル４２および４４は各々、クロスポイントアレイ内に複数のメモリセル１０を含む。当業者であれば、第１および第２のメモリレベル４２および４４の間に追加の層（例えば、層間絶縁膜）が存在してもよいが、単純化のために図２Ｃには示されていないことが理解できるはずである。追加のメモリのレベルと同様に、他のメモリアレイ配置が用いられてもよい。図２Ｃの実施形態では、ｐ形にドープされた領域をダイオードの下部に有するｐ−ｉ−ｎダイオードが用いられるのか、またはダイオードの上部に有するｐ−ｉ−ｎダイオードが用いられるのかに依存して、すべてのダイオードが、上向きまたは下向き等の同じ方向を「向いて」もよい。そうすれば、ダイオードの製作が簡素化される。
【００２４】
例えば、実施形態によっては、メモリレベルは、その全体が本願明細書において参照により援用されている、「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献６）に記載されているように形成されてもよい。例えば、図２Ｄに示されているように、第１のメモリレベルの上側導体が、第１のメモリレベルの上方に位置する第２のメモリレベルの下側導体として用いられてもよい。このような実施形態では、その全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current」という米国特許出願第１１／６９２，１５１号（特許文献７）に記載されているように、隣接するメモリレベル上のダイオードは好ましくは逆方向を向いている。例えば、図２Ｄに示されるように、第１のメモリレベル４２のダイオードは、矢印Ｄ１によって示されているような（例えば、ｐ形領域がダイオードの下部にある）上向きのダイオードであってもよい一方で、第２のメモリレベル４４のダイオードは、矢印Ｄ２によって示されているような（例えば、ｎ形領域がダイオードの下部にある）下向きのダイオードであってもよい。またはその逆も同様である。
【００２５】
モノリシックな３次元メモリアレイとは、ウェハ等の単一の基板の上方に、介在基板を用いることなく、複数のメモリレベルが形成されるものである。１つのメモリレベルを形成する層を既存のレベルまたはレベル群の層上に直接堆積または成長させる。それに対して、Leedyによる「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献８）に記載されているように、積層メモリは、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いのレベル上に接着することによって構築されていた。基板は結合前に薄くされるかまたはメモリレベルから除去されてもよいが、メモリレベルは初めに別々の基板上に形成されるため、このようなメモリは真のモノリシックな３次元メモリアレイではない。
【００２６】
図３は、図２Ａのメモリセル１０の例示的な実施形態の断面図である。特に、メモリセル１０は炭素系可逆的抵抗スイッチング素子１２（残りの記載において「炭素層１２」と呼ばれる）、ダイオード１４、ならびに第１および第２の導体２０および２２をそれぞれ含んでもよい。素子性能を向上させるためかつ／または素子の製作を容易にするために、メモリセル１０は、第１および／または第２の導体２０および２２とともにそれぞれ用いられてもよい遮蔽層２４、２８、３１、３３、ケイ化物層５０、ケイ化物形成金属層５２ならびに誘電体層５８、その他にも接着層、反射防止コーティング層および／または同様のもの（図示せず）も含んでもよい。メモリセル１０は１つ以上の側壁ライナ５４を含んでもよい。
【００２７】
前述したように、ダイオード１４は、上向きか下向きのいずれかであってもよい垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。隣接するメモリレベルが導体を共有する図２Ｄの実施形態では、第１のメモリレベルについては下向きのｐ−ｉ−ｎダイオード、および隣接する第２のメモリレベルについては上向きのｐ−ｉ−ｎダイオード（またはその逆も同様）等のように、隣接するメモリレベルは好ましくは逆方向を向くダイオードを有する。
【００２８】
実施形態によっては、ダイオード１４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムまたは他の任意の適当な材料等の多結晶半導体材料で形成されてもよい。例えば、ダイオード１４は、高濃度にドープされたｎ＋ポリシリコン領域１４ａ、ｎ＋ポリシリコン領域１４ａの上方に低濃度にドープされたかまたは真性（意図的にドープされているのではない）ポリシリコン領域１４ｂ、ならびに真性領域１４ｂの上方に高濃度にドープされたｐ＋ポリシリコン領域１４ｃを含んでもよい。ｎ＋領域およびｐ＋領域の位置が反転されてもよいことは理解できるはずである。
【００２９】
実施形態によっては、ｎ＋ポリシリコン領域１４ａから真性領域１４ｂへのドーパントの移動を阻止しかつ／または減少させるために、ｎ＋ポリシリコン領域１４ａ上に薄いゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）が形成されてもよい。このような層の利用が、例えば、その全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making」という米国特許出願第１１／２９８，３３１号（特許文献９）に記載されている。実施形態によっては、約１０ａｔ％以上のゲルマニウムを有する数百オングストローム以下のシリコン−ゲルマニウム合金が用いられてもよい。
【００３０】
（例えば、ポリシリコン領域内への金属原子の移動を阻止しかつ／または減少させるために、）第１の導体２０とｎ＋領域１４ａとの間に、窒化チタン、窒化タンタル、窒化タングステン、または他の同様の遮蔽層材料等の遮蔽層２８が形成されてもよい。
【００３１】
ダイオード１４が堆積シリコン（例えば、非晶質または多結晶）で製作される場合、堆積シリコンが製作時に低抵抗率状態にあるようにするために、ダイオード１４上にケイ化物層５０が形成されてもよい。このような低抵抗率状態は、堆積シリコンを低抵抗率状態に切り換えるために大電圧が必要とされないので、メモリセル１０のより容易なプログラミングを可能にする。例えば、ｐ＋ポリシリコン領域１４ｃ上にチタンまたはコバルト等のケイ化物形成金属層５２が堆積されてもよい。実施形態によっては、ケイ化物形成金属層５２の上面に追加の窒化物層（図示せず）が形成される場合がある。特に、チタン等の高反応性金属のためには、ケイ化物形成金属層５２上にＴｉＮ層等の追加のキャップ層が形成されてもよい。それ故、このような実施形態では、ｐ＋ポリシリコン領域１４ｃの上にＴｉ／ＴｉＮのスタックが形成される。
【００３２】
ケイ化物形成金属層５２の形成に続いて、ＲＴＡ工程が約５４０℃で約１分間遂行され、ケイ化物形成金属層５２のすべてまたは一部を消費して、ケイ化物層５０を形成してもよい。前述したように、また当該技術分野で周知のように、ＲＴＡ工程に続いて、湿式化学を用いてケイ化物形成金属層５２からのすべての残存窒化物層が剥離されてもよい。
【００３３】
遮蔽層２４は、窒化チタン、窒化タンタル、窒化タングステン、または別の同様の遮蔽層材料を含み、ケイ化物形成金属層５２の上方に形成されてもよい。
【００３４】
炭素層１２は炭素系材料を含む。例えば、炭素層１２は非晶質炭素（ａＣ：amorphous carbon）を含んでもよい。他の実施形態では、炭素層１２は、グラフェン、黒鉛、炭素ナノチューブ材料、非晶質ダイアモンド様炭素等を含んでもよい。
遮蔽層３１および３３は、窒化チタン、窒化タンタル、窒化タングステン、または別の同様の遮蔽層材料を含んでもよく、炭素層１２の上方に形成されてもよい。
【００３５】
本発明の例示的な実施形態によれば、図４Ａ〜４Ｆに示される逐次的側壁パターニングプロセスを用いて、実質的に平行で実質的に同一平面上のメモリ線または線路が形成される。図４Ａは、本発明の双側壁パターニングプロセスにおいて用いられてもよい層のスタック例４００の断面を示す。図に示されているように、第１のテンプレート層４０２がエッチング停止層４０４上に堆積される。エッチング停止層４０４は、任意使用の接着層４０８上に形成されるかまたは導電層４１０の直上に形成される第２のテンプレート層４０６上にある。導電層４１０は、層間絶縁膜４１４に結合される接着層４１２上に形成される。前に示したように、層スタック４００の上方および下方に他のメモリおよび／または配線層が形成されてもよい。
【００３６】
第１および第２のテンプレート層４０２、４０６は窒化ケイ素（Ｓｉ3 Ｎ4 ）または任意の実用可能なテンプレート材料であってもよい。これらの層は約５０ｎｍ〜約５００ｎｍの厚みであってもよい。エッチング停止層４０４は二酸化ケイ素（ＳｉＯ2 ）または任意の実用可能なエッチング停止材料であってもよく、約１０ｎｍ〜約２００ｎｍの厚みであってもよい。接着層４０８、４１２は窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）または任意の実用可能な接着材料であってもよく、約２０〜約５００オングストローム、好ましくは約１００オングストロームの厚みであってもよい。他の接着層材料および／または厚みが用いられてもよい。実施形態によっては、接着層４０８、４１２は任意使用のものであってもよい。
【００３７】
導電層４１０は、任意の適当な方法（例えば、化学蒸着（ＣＶＤ：chemical vapor deposition ）、物理蒸着（ＰＶＤ：physical vapor deposition ）等）によって堆積される、タングステン（Ｗ）または別の適切な金属、高濃度にドープされた半導体材料、導電性ケイ化物、導電性ケイ化物−ゲルマニウム化物、導電性ゲルマニウム化物、あるいは任意の実用可能な配線材料等の任意の適当な導電材料を含んでもよい。少なくとも１つの実施形態では、導電層４１０は約２００〜約２，５００オングストロームの厚みのタングステンであってもよい。他の導電層材料および／または導電層厚みが用いられてもよい。
【００３８】
図４Ｂを参照すると、第１のテンプレート層４０２は、従来のリソグラフィ（例えば、３２ｎｍ技術）を用いて、利用可能なリソグラフィおよびパターニング技術に応じた最小ピッチを有する線路／線（または他のフィーチャ）をパターニングする。図４Ｂに示される線フィーチャは、紙面に出入りするように延在し、断面で示されている。次に、例えばポリシリコンの共形のライナを堆積させ、等方性エッチングステップを遂行することによって、第１のテンプレート層４０２内にパターニングされた線フィーチャの側面上に側壁ハードマスク４１６が形成される。図４Ｂに示されているように、結果として生じる側壁ハードマスク４１６は第１のテンプレート層４０２の線フィーチャの両側に側壁スペーサを含む。側壁ハードマスク４１６は、元の線パターンの最小ピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約半分を有する。側壁スペーサは、最小ピッチの２分の１よりも大きい幅を有する空間によって隔てられている。例えば、空間の幅の、線フィーチャの幅に対する比は約３：１であってよい。側壁ハードマスク４１６を形成するためには、ポリシリコンまたは任意の実用可能な材料が用いられてもよい。次に、図４Ｃに示されているように、ウェットエッチングプロセスが用いられ、側壁ハードマスク４１６のスペーサ間の残りの第１のテンプレート層４０２（すなわち、線フィーチャ）を除去してもよい。実施形態によっては、エッチング停止層４０４が必要でなくなるように、第２のテンプレート層４０６は任意選択的にＳｉＯ2 であるかまたは第１のテンプレート層４０２と同様のエッチング速度比を有してもよい。
【００３９】
次に、図４Ｄに示されているように、「ハーフピッチ」の側壁ハードマスク４１６が用いられ、第２のテンプレート層４０６をハーフピッチの線にパターニングする。再度、共形のライナを堆積させ、等方性エッチングステップを遂行することによって、第２のテンプレート層４０６内にパターニングされた線の側面上に側壁ハードマスク４１８が形成される。図４Ｅに示されているように、結果として生じる側壁ハードマスク４１８は第２のテンプレート層４０６の線構造の両側に側壁スペーサを含む。この第２の側壁ハードマスク４１８は、「ハーフピッチ」の側壁ハードマスク４１６のピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約４分の１を有する。次に、ウェットエッチングプロセスが用いられ、側壁ハードマスク４１８間の残りの第２のテンプレート層４０６を除去してもよい。
【００４０】
次に、図４Ｆに示されているように、「４分の１ピッチ」の側壁ハードマスク４１８が用いられ、導体層４１０をエッチングしてメモリ線（例えば、ビット線およびワード線）等の４分の１ピッチ構造を形成してもよい。次に、誘電体間隙充填材料ＳｉＯ2 が堆積されてもよく、平坦化プロセスが用いられ、４倍ＨＰレリーフパターニングされたフィーチャを均してもよい。窒化ケイ素、酸窒化ケイ素、ｌｏｗ−ｋ誘電体等の他の誘電体材料、および／または他の誘電体層厚みが用いられてもよい。例示的なｌｏｗ−ｋ誘電体は炭素ドープ酸化物、シリコン炭素層、または同様のものを含む。
【００４１】
次に、図５Ａ〜５Ｆを参照すると、本発明による逐次的側壁パターニングプロセスを用いて、実質的に平行で実質的に同一平面上のメモリ線または線路を形成するプロセスの第２の例が示されている。図５Ａは、本発明の双側壁パターニングプロセスにおいて用いられてもよい層のスタック例５００の断面を示す。図に示されているように、第１のテンプレート層５０２がエッチング停止層５０４上に堆積される。エッチング停止層５０４は、第２のエッチング停止層５０８上に形成される第２のテンプレート層５０６上にある。第２のエッチング停止層５０８は層間絶縁膜５１０上に形成される。前に示したように、他のメモリおよび／または配線層が層スタック５００の上方および下方に形成されてもよい。
【００４２】
第１および第２のテンプレート層５０２、５０６は窒化ケイ素（Ｓｉ3 Ｎ4 ）または任意の実用可能なテンプレート材料であってもよい。これらの層は約５０ｎｍ〜約５００ｎｍの厚みであってもよい。エッチング停止層５０４、５０８は二酸化ケイ素（ＳｉＯ2 ）または任意の実用可能なエッチング停止材料であってもよく、約１０ｎｍ〜約２００ｎｍの厚みであってもよい。実施形態によっては、エッチング停止層５０４、５０８は任意使用のものであってもよい。
【００４３】
図５Ｂを参照すると、第１のテンプレート層５０２は、従来のリソグラフィ（例えば、３２ｎｍ技術）を用いて、利用可能なリソグラフィおよびパターニング技術に応じた最小ピッチを有する線路／線（または他のフィーチャ）をパターニングする。図５Ｂに示されている線フィーチャは、紙面に出入りするように延在し、断面で示されている。次に、例えばポリシリコンの共形のライナを堆積させ、等方性エッチングステップを遂行することによって、第１のテンプレート層５０２内にパターニングされた線フィーチャの側面上に側壁ハードマスク５１２が形成される。図５Ｂに示されているように、結果として生じる側壁ハードマスク５１２は第１のテンプレート層５０２の線フィーチャの両側に側壁スペーサを含む。側壁ハードマスク５１２は、元の線パターンの最小ピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約半分を有する。側壁スペーサは、最小ピッチの２分の１よりも大きい幅を有する空間によって隔てられている。例えば、空間の幅の、線フィーチャ５０２の幅に対する比は約３：１であってもよい。側壁ハードマスク５１２を形成するために、ポリシリコンまたは任意の実用可能な材料が用いられてもよい。次に、図５Ｃに示されているように、ウェットエッチングプロセスが用いられ、側壁ハードマスク５１２のスペーサ間の残りの第１のテンプレート層５０２（すなわち、線フィーチャ）を除去してもよい。エッチングプロセスは、側壁ハードマスク５１２のスペーサ間の任意使用のエッチング停止層５０４（すなわち、線フィーチャ）を除去するために用いられてもよい。実施形態によっては、エッチング停止層５０４が必要でなくなるように、第２のテンプレート層５０６は任意選択的にＳｉＯ2 であるかまたは第１のテンプレート層５０２と同様のエッチング速度比を有してもよい。
【００４４】
次に、図５Ｄに示されているように、「ハーフピッチ」の側壁ハードマスク５１２が用いられ、第２のテンプレート層５０６をハーフピッチの線にパターニングする。例えば、第２の任意使用のエッチング停止層５０８までの時限式エッチングまたは終点検出エッチングが用いられてもよい。図５Ｅを参照すると、導電材料５１４が線フィーチャ５０６上に共形的に堆積され、側壁導体を形成してもよい。任意選択的に、導電材料５１４の前に接着／遮蔽層材料５１６が堆積されてもよい。実施形態によっては、ＴｉＮが接着層材料５１６として用いられ、Ｗが導電材料５１４として用いられてもよい。他の実施形態では、ＴａＮが接着／遮蔽層材料５１６として用いられ、銅（Ｃｕ）が導電材料５１４として用いられてもよい。このような実施形態では、Ｃｕ線はその後、選択的堆積プロセスを用いて無電界ＴａＮでコーティングされてもよい。
【００４５】
次に、ＳｉＯ2 等の誘電体材料が堆積されてもよく、平坦化プロセス（例えば、化学機械平坦化、エッチバック等）が用いられ、４倍ＨＰレリーフ堆積されたフィーチャを均してもよい。窒化ケイ素、酸窒化ケイ素、ｌｏｗ−ｋ誘電体等の他の誘電体材料、および／または他の誘電体層厚みが用いられてもよい。例示的なｌｏｗ−ｋ誘電体は炭素ドープ酸化物、シリコン炭素層、または同様のものを含む。実施形態によっては、残りの第２のテンプレート層材料５０６は、図５Ｆに示されているように除去されてもよく、次に、誘電体間隙充填材料が堆積され、平坦化されてもよい。
【００４６】
当業者であれば、他の同様の技法を用いて本発明による代替のメモリ構造が製作されてよいことが理解できるはずである。例えば、ダイオード１４の下方に炭素層１２を含むメモリセルが形成されてもよい。
【００４７】
前の記載は本発明の例示的な実施形態を開示するものに過ぎない。前に開示された装置および方法の、本発明の範囲内に含まれる変更は当業者であれば容易に理解できるはずである。例えば、前述した実施形態のいずれにおいても、炭素系材料はダイオード１４の下方に位置してもよい。前述したように、本発明は主に非晶質炭素に関して記載されているが、他の炭素系材料が同様に用いられてもよい。さらに、各炭素系層は好ましくは、窒化チタンまたは他の遮蔽／接着層等の２つの導電体層間に形成され、ステアリング素子と直列にＭＩＭスタックを形成する。
【００４８】
従って、本発明はその例示的な実施形態に関連して開示されているが、他の実施形態が、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよいことを理解するべきである。
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、より具体的には、双側壁パターニングによってメモリセルのためのメモリ線および構造を形成する方法に関する。
【０００２】
関連出願への相互参照
本願は、その全体が本願明細書において参照により援用されている、２００９年１０月２６日に出願された「DOUBLE SIDEWALL PATTERNING FOR 4X HALF PITCH RELIEF PATTERNING」という米国仮特許出願第６１／２５５，０８０号（代理人整理番号：ＳＤ−ＭＸＡ−２６５）（特許文献１）に対する優先権を主張する。本願は、その全体が本願明細書において参照により援用されている、２００９年１０月２６日に出願された「LAYOUT OF 3D MATRIX ARRAY MEMORY FOR REDUCED COST PATTERNING」という米国仮特許出願第６１／２５５，０８５号（代理人整理番号：ＳＤ−ＭＸＡ−２６６）（特許文献２）に対する優先権も主張する。
本願は、その全体が本願明細書において参照により援用されている、２０１０年１０月２６日に出願された「METHODS AND APPARATUS FOR LAYOUT OF THREE DIMENSIONAL MATRIX ARRAY MEMORY FOR REDUCED COST PATTERNING 」という米国特許出願第１２／９１１，９００号（代理人整理番号：ＳＤ−ＭＸＡ−２６６）（特許文献３）にも関連する。
本願は、その全体が本願明細書において参照により援用されている、２０１０年１０月２６日に出願された「METHODS OF FORMING PILLARS FOR MEMORY CELLS USING SEQUENTIAL SIDEWALL PATTERNING」という米国特許出願第１２／９１１，９４４号（代理人整理番号：ＳＤ−ＭＸＡ−２６７）（特許文献４）にも関連する。
【背景技術】
【０００３】
メモリ素子の製作は通例、リソグラフィ、種々の構成材料の堆積、パターニング、エッチング等を含む多数のステップを必要とする。しかし、個々のメモリ要素のサイズの継続的な低減、およびこのようなメモリ要素がメモリ素子上に製作される密度の継続的な増大は現在のリソグラフィおよびパターニング技術の限界に挑んでいる。例えば、既存のリソグラフィおよびパターニング技術は通例、約３２ナノメートルよりも小さいピッチを有するフィーチャを形成するのにはあまり適していない。利用可能な技法は比較的費用がかかり、液浸リソグラフィ、極端紫外線リソグラフィ（ＥＵＶＬ：extreme-ultraviolet lithography ）、および／または電子ビーム（ｅ−ｂｅａｍ：electron beam ）直接描画リソグラフィ等の費用がかかるプロセスを必要とする。従って、メモリ素子に用いるメモリセルをパターニングする、改良されたよりコスト効率の高い方法が望まれる。特に、小さいピッチを有するメモリ要素を形成する方法および装置が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国仮特許出願第６１／２５５，０８０号
【特許文献２】米国仮特許出願第６１／２５５，０８５号
【特許文献３】米国特許出願第１２／９１１，９００号
【特許文献４】米国特許出願第１２／９１１，９４４号
【特許文献５】米国特許出願第１１／１２５，９３９号
【特許文献６】米国特許第６，９５２，０３０号
【特許文献７】米国特許出願第１１／６９２，１５１号
【特許文献８】米国特許第５，９１５，１６７号
【特許文献９】米国特許出願第１１／２９８，３３１号
【発明の概要】
【０００５】
いくつかの実施形態において、本発明は、メモリのための配線パターンを形成する方法を提供する。この方法は、基板の上方に配される第１のテンプレート層から第１のフィーチャを形成することと、第１のフィーチャに隣接して第１の側壁スペーサを形成することと、第１の側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に第２のフィーチャを形成することと、第２のフィーチャに隣接して第２の側壁スペーサを形成することと、第２の側壁スペーサをハードマスクとして用いることによって導体層から導体フィーチャを形成することとを含む。
【０００６】
他のいくつかの実施形態において、本発明は、メモリアレイのための配線パターンを提供する。この配線パターンは、基板の上方に配される第１のテンプレート層から形成される第１のフィーチャ、第１のフィーチャに隣接して形成される第１の側壁スペーサ、第１の側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に形成される第２のフィーチャ、第２のフィーチャに隣接して形成される第２の側壁スペーサ、および第２の側壁スペーサをハードマスクとして用いることによって導体層から形成される導体フィーチャで形成される構造を備える。
【０００７】
さらに他の実施形態において、本発明は、メモリのための配線パターンを形成する方法を提供する。この方法は、基板の上方に配される第１のテンプレート層から第１のフィーチャを形成することと、第１のフィーチャに隣接して側壁スペーサを形成することと、側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に第２のフィーチャを形成することと、第２のフィーチャの側壁上に導電材料を堆積させることによって導体フィーチャを形成することとを含む。
【０００８】
他のいくつかの実施形態において、本発明は、メモリアレイのための配線パターンを提供する。この配線パターンは、基板の上方に配される第１のテンプレート層から形成される第１のフィーチャ、第１のフィーチャに隣接して形成される側壁スペーサ、側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に形成される第２のフィーチャ、および第２のフィーチャの側壁上に導電材料を堆積させることによって形成される導体フィーチャで形成される構造を備える。
【０００９】
多数の追加の実施形態が添付の図面に関連して以下に記載される。
添付の図面と併せて以下の詳細な説明を考慮することにより、本発明の特徴をより明確に理解することができる。全図面を通じて同じ参照番号は同じ要素を示す。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による例示的なメモリセルの略図である。
【図２Ａ】本発明の実施形態による例示的なメモリセルの単純化された透視図である。
【図２Ｂ】図２Ａの複数のメモリセルから形成される第１の例示的なメモリレベルの一部の単純化された透視図である。
【図２Ｃ】本発明の実施形態による第１の例示的な３次元メモリアレイの一部の単純化された透視図である。
【図２Ｄ】本発明の実施形態による第２の例示的な３次元メモリアレイの一部の単純化された透視図である。
【図３】本発明の実施形態によるメモリセルの例示的な実施形態の断面図である。
【図４Ａ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｂ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｃ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｄ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｅ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図４Ｆ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第１の一連の断面図の１つを示す。
【図５Ａ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｂ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｃ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｄ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｅ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【図５Ｆ】本発明の実施形態によるフィーチャの例示的な製作の間における基板の一部の第２の一連の断面図の１つを示す。
【発明を実施するための形態】
【００１１】
本発明はサブミクロン３次元メモリアレイの製造コストの低減を促進する。特に、本発明は、約３０ｎｍ未満のハーフピッチ（ＨＰ：half-pitch）寸法を有するメモリアレイ構造を形成するために（例えば、各々比較的費用がかかる）液浸リソグラフィ、ＥＵＶＬ、またはｅ−ｂｅａｍ直接描画リソグラフィの方法を用いる必要を回避する方法を提供する。
【００１２】
本発明の実施形態によっては、ハーフピッチ寸法を２ｘ低減するために用いられることができる方法が提供され、他の実施形態では、ハーフピッチの４ｘ低減が実現されることができる。それ故、本発明の双側壁パターニング方法を用いれば、コスト効率の高い３２ｎｍリソグラフィを、８ｎｍのハーフピッチ寸法まで小さくしたメモリ構造（例えば、メモリ線）のパターニングを達成するために用いることができる。現在の技術の観点から言うと、この向上は３２ｎｍリソグラフィの５世代の発展（３２ｎｍから２２ｎｍ、１６ｎｍ、１１ｎｍ、８ｎｍへ）に相当することに留意するべきである。しかし、本発明が、将来の技術を発展させるためにも用いられてよいことは理解されるはずである。
【００１３】
本発明による例示的な実施形態では、利用可能なリソグラフィ技術に関連付けられる最小ピッチ（すなわち、ＥＵＶＬまたはｅ−ｂｅａｍ直接描画リソグラフィを用いない「最小ピッチ」）よりも小さいピッチを有するメモリ線が、双側壁パターニングを用いて形成される。最初に、層間絶縁膜（ＩＬＤ：inter-layer dielectric）または基板上に堆積された配線層（例えば、タングステン（Ｗ））の上方に２つのテンプレート層（例えば、Ｓｉ3 Ｎ4 ）が形成される。テンプレート層同士の間にはエッチング停止層（例えば、ＳｉＯ2 ）が堆積されてよく、下側テンプレート層と配線層との間および配線層とＩＬＤとの間には任意使用の接着層が堆積されてもよい。
【００１４】
実施形態によっては、従来のリソグラフィ（例えば、３２ｎｍ技術）を用いて、第１のテンプレート層内に、利用可能なリソグラフィおよびパターニング技術に応じた最小ピッチを有する線（または他のフィーチャ）がパターニングされる。線の側面上に側壁ハードマスクが形成される。側壁ハードマスクは第１のテンプレート層の線構造の両側に側壁スペーサを含む。側壁ハードマスクは、元の線パターンの最小ピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約半分を有する。
【００１５】
次に、「ハーフピッチ」の側壁ハードマスクが用いられ、第２のテンプレート層をハーフピッチの線にパターニングする。ハーフピッチのテンプレートの側面上に第２の側壁ハードマスクが形成される。この第２の側壁ハードマスクも第２のテンプレート層ハーフピッチ線の両側に側壁スペーサを含み、「ハーフピッチ」の側壁ハードマスクのピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約４分の１を有する。次に、「４分の１ピッチ」の側壁ハードマスクが用いられ、３次元メモリアレイのためのメモリ線（例えば、ビット線およびワード線）等の４分の１ピッチ構造を形成してもよい。本発明による双側壁パターニングを用いて３次元マトリクスアレイが形成されてもよい。実施形態によっては、マトリクスアレイは、アレイの第１の軸に平行なメモリ線の第１のセットおよびアレイの第２の軸に平行なメモリ線の第２のセットを含む。線の第１および第２のセットは互いに非平行（例えば、垂直）であってもよい。
【００１６】
図１は、本発明による例示的なメモリセル１０の略図を示す。メモリセル１０は、ステアリング素子１４に結合される可逆的抵抗スイッチング素子１２を含む。可逆的抵抗スイッチング素子１２は、２つ以上の状態間で可逆的に切り換えられてよい抵抗率を有する可逆的抵抗率スイッチング材料（分けて示されていない）を含む。
【００１７】
例えば、要素１２の可逆的抵抗率スイッチング材料は、製作時に低抵抗率の初期状態にあってもよい。第１の電圧および／または電流を印加すると、材料は高抵抗率状態に切り換え可能になる。第２の電圧および／または電流の印加が可逆的抵抗率スイッチング材料を低抵抗率状態に戻してもよい。あるいは、製作時に、可逆的抵抗スイッチング素子１２は、適切な電圧（単数または複数）および／または電流（単数または複数）の印加により可逆的に低抵抗状態に切り換え可能な、高抵抗の初期状態にあってもよい。メモリセル内で用いられる場合、１つの抵抗状態は２値の「０」を表してもよい一方で、もう１つの抵抗状態は２値の「１」を表してもよい。ただし、２つを超えるデータ／抵抗状態が用いられてもよい。多数の可逆的抵抗率スイッチング材料および可逆的抵抗スイッチング素子を採用したメモリセルの動作が、例えば、その全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「Rewriteable Memory Cell Comprising A Diode And A Resistance Switching Material」という米国特許出願第１１／１２５，９３９号（特許文献５）に記載されている。
【００１８】
ステアリング素子１４は、薄膜トランジスタ、ダイオード、金属−絶縁物−金属トンネル電流素子、あるいは可逆的抵抗スイッチング素子１２間の電圧および／またはそこを通じた電流の流れを選択的に制限することによって非オーミック伝導を呈する他の同様のステアリング素子を含んでよい。このように、メモリセル１０は２次元または３次元メモリアレイの一部として用いられてもよく、アレイ内の他のメモリセルの状態に影響を及ぼすことなく、データがメモリセル１０に書き込まれてもよいし、かつ／またはそこから読み出されてもよい。
【００１９】
図２Ａ〜２Ｄおよび図３を参照しながら、メモリセル１０、可逆的抵抗スイッチング素子１２およびステアリング素子１４の例示的な実施形態を後述する。
図２Ａは、本発明による、ステアリング素子１４がダイオードであるメモリセル１０の例示的な実施形態の単純化された斜視図である。メモリセル１０は、第１の導体２０と第２の導体２２との間でダイオード１４と直列結合される可逆的抵抗スイッチング素子１２を含む。実施形態によっては、可逆的抵抗スイッチング素子１２とダイオード１４との間に遮蔽層２４が形成されてもよく、可逆的抵抗スイッチング素子１２と第２の導体２２との間に遮蔽層３１および３３が形成されてもよい。ダイオード１４と第１の導体２０との間に追加の遮蔽層２８が形成されてもよい。例えば、遮蔽層２４、２８、３１および３３は、窒化チタン、窒化タンタル、窒化タングステンまたは別の同様の遮蔽層材料を含んでもよい。
【００２０】
ダイオード１４は、ダイオードのｐ形領域の上方にｎ形領域がある上向きであるのか、ダイオードのｎ形領域の上方にｐ形領域がある下向きであるのかにかかわらず、垂直多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオード等の任意の適当なダイオードを含んでもよい。図３を参照しながら、ダイオード１４の例示的な実施形態を後述する。
【００２１】
第１の導体２０および／または第２の導体２２は、タングステン、任意の適切な金属、高濃度にドープされた半導体材料、導電性ケイ化物、導電性ケイ化物−ゲルマニウム化物、導電性ゲルマニウム化物、または同様のもの等の任意の適当な導電材料を含んでもよい。図２Ａの実施形態では、第１および第２の導体２０および２２はそれぞれ、線路状であり、異なる方向（例えば、互いに実質的に直交する方向）に延在する。他の導体形状および／または配置が用いられてもよい。実施形態によっては、素子性能を向上させるためかつ／または素子の製作を助けるために、第１の導体２０および／または第２の導体２２とともに、遮蔽層、接着層、反射防止コーティングおよび／または同様のもの（図示せず）が用いられてもよい。
【００２２】
図２Ｂは、図２Ａのメモリセル１０等の複数のメモリセル１０で形成される第１のメモリレベル３０の一部の単純化された斜視図である。単純化のために、可逆的抵抗スイッチング素子１２、ダイオード１４、ならびに遮蔽層２４、２８、３１および３３は分けて示されていない。メモリアレイは、（図に示すように）複数のメモリセルが結合される複数のビット線（第２の導体２２）およびワード線（第１の導体２０）を含む「クロスポイント」アレイである。例示的な実施形態では、第１の導体２０および第２の導体２２は約１６ｎｍ〜約８ｎｍ、より一般的には約２２ｎｍ〜約３ｎｍのピッチで規則正しく間隔を置かれる。複数のメモリのレベルと同様に、他のメモリアレイ配置が用いられてもよい。
【００２３】
例えば、図２Ｃは、第２のメモリレベル４４の下方に位置する第１のメモリレベル４２を含むモノリシックな３次元アレイ４０ａの一部の単純化された斜視図である。メモリレベル４２および４４は各々、クロスポイントアレイ内に複数のメモリセル１０を含む。当業者であれば、第１および第２のメモリレベル４２および４４の間に追加の層（例えば、層間絶縁膜）が存在してもよいが、単純化のために図２Ｃには示されていないことが理解できるはずである。追加のメモリのレベルと同様に、他のメモリアレイ配置が用いられてもよい。図２Ｃの実施形態では、ｐ形にドープされた領域をダイオードの下部に有するｐ−ｉ−ｎダイオードが用いられるのか、またはダイオードの上部に有するｐ−ｉ−ｎダイオードが用いられるのかに依存して、すべてのダイオードが、上向きまたは下向き等の同じ方向を「向いて」もよい。そうすれば、ダイオードの製作が簡素化される。
【００２４】
例えば、実施形態によっては、メモリレベルは、その全体が本願明細書において参照により援用されている、「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献６）に記載されているように形成されてもよい。例えば、図２Ｄに示されているように、第１のメモリレベルの上側導体が、第１のメモリレベルの上方に位置する第２のメモリレベルの下側導体として用いられてもよい。このような実施形態では、その全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current」という米国特許出願第１１／６９２，１５１号（特許文献７）に記載されているように、隣接するメモリレベル上のダイオードは好ましくは逆方向を向いている。例えば、図２Ｄに示されるように、第１のメモリレベル４２のダイオードは、矢印Ｄ１によって示されているような（例えば、ｐ形領域がダイオードの下部にある）上向きのダイオードであってもよい一方で、第２のメモリレベル４４のダイオードは、矢印Ｄ２によって示されているような（例えば、ｎ形領域がダイオードの下部にある）下向きのダイオードであってもよい。またはその逆も同様である。
【００２５】
モノリシックな３次元メモリアレイとは、ウェハ等の単一の基板の上方に、介在基板を用いることなく、複数のメモリレベルが形成されるものである。１つのメモリレベルを形成する層を既存のレベルまたはレベル群の層上に直接堆積または成長させる。それに対して、Leedyによる「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献８）に記載されているように、積層メモリは、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いのレベル上に接着することによって構築されていた。基板は結合前に薄くされるかまたはメモリレベルから除去されてもよいが、メモリレベルは初めに別々の基板上に形成されるため、このようなメモリは真のモノリシックな３次元メモリアレイではない。
【００２６】
図３は、図２Ａのメモリセル１０の例示的な実施形態の断面図である。特に、メモリセル１０は炭素系可逆的抵抗スイッチング素子１２（残りの記載において「炭素層１２」と呼ばれる）、ダイオード１４、ならびに第１および第２の導体２０および２２をそれぞれ含んでもよい。素子性能を向上させるためかつ／または素子の製作を容易にするために、メモリセル１０は、第１および／または第２の導体２０および２２とともにそれぞれ用いられてもよい遮蔽層２４、２８、３１、３３、ケイ化物層５０、ケイ化物形成金属層５２ならびに誘電体層５８、その他にも接着層、反射防止コーティング層および／または同様のもの（図示せず）も含んでもよい。メモリセル１０は１つ以上の側壁ライナ５４を含んでもよい。
【００２７】
前述したように、ダイオード１４は、上向きか下向きのいずれかであってもよい垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。隣接するメモリレベルが導体を共有する図２Ｄの実施形態では、第１のメモリレベルについては下向きのｐ−ｉ−ｎダイオード、および隣接する第２のメモリレベルについては上向きのｐ−ｉ−ｎダイオード（またはその逆も同様）等のように、隣接するメモリレベルは好ましくは逆方向を向くダイオードを有する。
【００２８】
実施形態によっては、ダイオード１４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムまたは他の任意の適当な材料等の多結晶半導体材料で形成されてもよい。例えば、ダイオード１４は、高濃度にドープされたｎ＋ポリシリコン領域１４ａ、ｎ＋ポリシリコン領域１４ａの上方に低濃度にドープされたかまたは真性（意図的にドープされているのではない）ポリシリコン領域１４ｂ、ならびに真性領域１４ｂの上方に高濃度にドープされたｐ＋ポリシリコン領域１４ｃを含んでもよい。ｎ＋領域およびｐ＋領域の位置が反転されてもよいことは理解できるはずである。
【００２９】
実施形態によっては、ｎ＋ポリシリコン領域１４ａから真性領域１４ｂへのドーパントの移動を阻止しかつ／または減少させるために、ｎ＋ポリシリコン領域１４ａ上に薄いゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）が形成されてもよい。このような層の利用が、例えば、その全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making」という米国特許出願第１１／２９８，３３１号（特許文献９）に記載されている。実施形態によっては、約１０ａｔ％以上のゲルマニウムを有する数百オングストローム以下のシリコン−ゲルマニウム合金が用いられてもよい。
【００３０】
（例えば、ポリシリコン領域内への金属原子の移動を阻止しかつ／または減少させるために、）第１の導体２０とｎ＋領域１４ａとの間に、窒化チタン、窒化タンタル、窒化タングステン、または他の同様の遮蔽層材料等の遮蔽層２８が形成されてもよい。
【００３１】
ダイオード１４が堆積シリコン（例えば、非晶質または多結晶）で製作される場合、堆積シリコンが製作時に低抵抗率状態にあるようにするために、ダイオード１４上にケイ化物層５０が形成されてもよい。このような低抵抗率状態は、堆積シリコンを低抵抗率状態に切り換えるために大電圧が必要とされないので、メモリセル１０のより容易なプログラミングを可能にする。例えば、ｐ＋ポリシリコン領域１４ｃ上にチタンまたはコバルト等のケイ化物形成金属層５２が堆積されてもよい。実施形態によっては、ケイ化物形成金属層５２の上面に追加の窒化物層（図示せず）が形成される場合がある。特に、チタン等の高反応性金属のためには、ケイ化物形成金属層５２上にＴｉＮ層等の追加のキャップ層が形成されてもよい。それ故、このような実施形態では、ｐ＋ポリシリコン領域１４ｃの上にＴｉ／ＴｉＮのスタックが形成される。
【００３２】
ケイ化物形成金属層５２の形成に続いて、ＲＴＡ工程が約５４０℃で約１分間遂行され、ケイ化物形成金属層５２のすべてまたは一部を消費して、ケイ化物層５０を形成してもよい。前述したように、また当該技術分野で周知のように、ＲＴＡ工程に続いて、湿式化学を用いてケイ化物形成金属層５２からのすべての残存窒化物層が剥離されてもよい。
【００３３】
遮蔽層２４は、窒化チタン、窒化タンタル、窒化タングステン、または別の同様の遮蔽層材料を含み、ケイ化物形成金属層５２の上方に形成されてもよい。
【００３４】
炭素層１２は炭素系材料を含む。例えば、炭素層１２は非晶質炭素（ａＣ：amorphous carbon）を含んでもよい。他の実施形態では、炭素層１２は、グラフェン、黒鉛、炭素ナノチューブ材料、非晶質ダイアモンド様炭素等を含んでもよい。
遮蔽層３１および３３は、窒化チタン、窒化タンタル、窒化タングステン、または別の同様の遮蔽層材料を含んでもよく、炭素層１２の上方に形成されてもよい。
【００３５】
本発明の例示的な実施形態によれば、図４Ａ〜４Ｆに示される逐次的側壁パターニングプロセスを用いて、実質的に平行で実質的に同一平面上のメモリ線または線路が形成される。図４Ａは、本発明の双側壁パターニングプロセスにおいて用いられてもよい層のスタック例４００の断面を示す。図に示されているように、第１のテンプレート層４０２がエッチング停止層４０４上に堆積される。エッチング停止層４０４は、任意使用の接着層４０８上に形成されるかまたは導電層４１０の直上に形成される第２のテンプレート層４０６上にある。導電層４１０は、層間絶縁膜４１４に結合される接着層４１２上に形成される。前に示したように、層スタック４００の上方および下方に他のメモリおよび／または配線層が形成されてもよい。
【００３６】
第１および第２のテンプレート層４０２、４０６は窒化ケイ素（Ｓｉ3 Ｎ4 ）または任意の実用可能なテンプレート材料であってもよい。これらの層は約５０ｎｍ〜約５００ｎｍの厚みであってもよい。エッチング停止層４０４は二酸化ケイ素（ＳｉＯ2 ）または任意の実用可能なエッチング停止材料であってもよく、約１０ｎｍ〜約２００ｎｍの厚みであってもよい。接着層４０８、４１２は窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）または任意の実用可能な接着材料であってもよく、約２０〜約５００オングストローム、好ましくは約１００オングストロームの厚みであってもよい。他の接着層材料および／または厚みが用いられてもよい。実施形態によっては、接着層４０８、４１２は任意使用のものであってもよい。
【００３７】
導電層４１０は、任意の適当な方法（例えば、化学蒸着（ＣＶＤ：chemical vapor deposition ）、物理蒸着（ＰＶＤ：physical vapor deposition ）等）によって堆積される、タングステン（Ｗ）または別の適切な金属、高濃度にドープされた半導体材料、導電性ケイ化物、導電性ケイ化物−ゲルマニウム化物、導電性ゲルマニウム化物、あるいは任意の実用可能な配線材料等の任意の適当な導電材料を含んでもよい。少なくとも１つの実施形態では、導電層４１０は約２００〜約２，５００オングストロームの厚みのタングステンであってもよい。他の導電層材料および／または導電層厚みが用いられてもよい。
【００３８】
図４Ｂを参照すると、第１のテンプレート層４０２は、従来のリソグラフィ（例えば、３２ｎｍ技術）を用いて、利用可能なリソグラフィおよびパターニング技術に応じた最小ピッチを有する線路／線（または他のフィーチャ）をパターニングする。図４Ｂに示される線フィーチャは、紙面に出入りするように延在し、断面で示されている。次に、例えばポリシリコンの共形のライナを堆積させ、等方性エッチングステップを遂行することによって、第１のテンプレート層４０２内にパターニングされた線フィーチャの側面上に側壁ハードマスク４１６が形成される。図４Ｂに示されているように、結果として生じる側壁ハードマスク４１６は第１のテンプレート層４０２の線フィーチャの両側に側壁スペーサを含む。側壁ハードマスク４１６は、元の線パターンの最小ピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約半分を有する。側壁スペーサは、最小ピッチの２分の１よりも大きい幅を有する空間によって隔てられている。例えば、空間の幅の、線フィーチャの幅に対する比は約３：１であってよい。側壁ハードマスク４１６を形成するためには、ポリシリコンまたは任意の実用可能な材料が用いられてもよい。次に、図４Ｃに示されているように、ウェットエッチングプロセスが用いられ、側壁ハードマスク４１６のスペーサ間の残りの第１のテンプレート層４０２（すなわち、線フィーチャ）を除去してもよい。実施形態によっては、エッチング停止層４０４が必要でなくなるように、第２のテンプレート層４０６は任意選択的にＳｉＯ2 であるかまたは第１のテンプレート層４０２と同様のエッチング速度比を有してもよい。
【００３９】
次に、図４Ｄに示されているように、「ハーフピッチ」の側壁ハードマスク４１６が用いられ、第２のテンプレート層４０６をハーフピッチの線にパターニングする。再度、共形のライナを堆積させ、等方性エッチングステップを遂行することによって、第２のテンプレート層４０６内にパターニングされた線の側面上に側壁ハードマスク４１８が形成される。図４Ｅに示されているように、結果として生じる側壁ハードマスク４１８は第２のテンプレート層４０６の線構造の両側に側壁スペーサを含む。この第２の側壁ハードマスク４１８は、「ハーフピッチ」の側壁ハードマスク４１６のピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約４分の１を有する。次に、ウェットエッチングプロセスが用いられ、側壁ハードマスク４１８間の残りの第２のテンプレート層４０６を除去してもよい。
【００４０】
次に、図４Ｆに示されているように、「４分の１ピッチ」の側壁ハードマスク４１８が用いられ、導体層４１０をエッチングしてメモリ線（例えば、ビット線およびワード線）等の４分の１ピッチ構造を形成してもよい。次に、誘電体間隙充填材料ＳｉＯ2 が堆積されてもよく、平坦化プロセスが用いられ、４倍ＨＰレリーフパターニングされたフィーチャを均してもよい。窒化ケイ素、酸窒化ケイ素、ｌｏｗ−ｋ誘電体等の他の誘電体材料、および／または他の誘電体層厚みが用いられてもよい。例示的なｌｏｗ−ｋ誘電体は炭素ドープ酸化物、シリコン炭素層、または同様のものを含む。
【００４１】
次に、図５Ａ〜５Ｆを参照すると、本発明による逐次的側壁パターニングプロセスを用いて、実質的に平行で実質的に同一平面上のメモリ線または線路を形成するプロセスの第２の例が示されている。図５Ａは、本発明の双側壁パターニングプロセスにおいて用いられてもよい層のスタック例５００の断面を示す。図に示されているように、第１のテンプレート層５０２がエッチング停止層５０４上に堆積される。エッチング停止層５０４は、第２のエッチング停止層５０８上に形成される第２のテンプレート層５０６上にある。第２のエッチング停止層５０８は層間絶縁膜５１０上に形成される。前に示したように、他のメモリおよび／または配線層が層スタック５００の上方および下方に形成されてもよい。
【００４２】
第１および第２のテンプレート層５０２、５０６は窒化ケイ素（Ｓｉ3 Ｎ4 ）または任意の実用可能なテンプレート材料であってもよい。これらの層は約５０ｎｍ〜約５００ｎｍの厚みであってもよい。エッチング停止層５０４、５０８は二酸化ケイ素（ＳｉＯ2 ）または任意の実用可能なエッチング停止材料であってもよく、約１０ｎｍ〜約２００ｎｍの厚みであってもよい。実施形態によっては、エッチング停止層５０４、５０８は任意使用のものであってもよい。
【００４３】
図５Ｂを参照すると、第１のテンプレート層５０２は、従来のリソグラフィ（例えば、３２ｎｍ技術）を用いて、利用可能なリソグラフィおよびパターニング技術に応じた最小ピッチを有する線路／線（または他のフィーチャ）をパターニングする。図５Ｂに示されている線フィーチャは、紙面に出入りするように延在し、断面で示されている。次に、例えばポリシリコンの共形のライナを堆積させ、等方性エッチングステップを遂行することによって、第１のテンプレート層５０２内にパターニングされた線フィーチャの側面上に側壁ハードマスク５１２が形成される。図５Ｂに示されているように、結果として生じる側壁ハードマスク５１２は第１のテンプレート層５０２の線フィーチャの両側に側壁スペーサを含む。側壁ハードマスク５１２は、元の線パターンの最小ピッチよりも小さいピッチ、例えば、元の線パターンのピッチの約半分を有する。側壁スペーサは、最小ピッチの２分の１よりも大きい幅を有する空間によって隔てられている。例えば、空間の幅の、線フィーチャ５０２の幅に対する比は約３：１であってもよい。側壁ハードマスク５１２を形成するために、ポリシリコンまたは任意の実用可能な材料が用いられてもよい。次に、図５Ｃに示されているように、ウェットエッチングプロセスが用いられ、側壁ハードマスク５１２のスペーサ間の残りの第１のテンプレート層５０２（すなわち、線フィーチャ）を除去してもよい。エッチングプロセスは、側壁ハードマスク５１２のスペーサ間の任意使用のエッチング停止層５０４（すなわち、線フィーチャ）を除去するために用いられてもよい。実施形態によっては、エッチング停止層５０４が必要でなくなるように、第２のテンプレート層５０６は任意選択的にＳｉＯ2 であるかまたは第１のテンプレート層５０２と同様のエッチング速度比を有してもよい。
【００４４】
次に、図５Ｄに示されているように、「ハーフピッチ」の側壁ハードマスク５１２が用いられ、第２のテンプレート層５０６をハーフピッチの線にパターニングする。例えば、第２の任意使用のエッチング停止層５０８までの時限式エッチングまたは終点検出エッチングが用いられてもよい。図５Ｅを参照すると、導電材料５１４が線フィーチャ５０６上に共形的に堆積され、側壁導体を形成してもよい。任意選択的に、導電材料５１４の前に接着／遮蔽層材料５１６が堆積されてもよい。実施形態によっては、ＴｉＮが接着層材料５１６として用いられ、Ｗが導電材料５１４として用いられてもよい。他の実施形態では、ＴａＮが接着／遮蔽層材料５１６として用いられ、銅（Ｃｕ）が導電材料５１４として用いられてもよい。このような実施形態では、Ｃｕ線はその後、選択的堆積プロセスを用いて無電界ＴａＮでコーティングされてもよい。
【００４５】
次に、ＳｉＯ2 等の誘電体材料が堆積されてもよく、平坦化プロセス（例えば、化学機械平坦化、エッチバック等）が用いられ、４倍ＨＰレリーフ堆積されたフィーチャを均してもよい。窒化ケイ素、酸窒化ケイ素、ｌｏｗ−ｋ誘電体等の他の誘電体材料、および／または他の誘電体層厚みが用いられてもよい。例示的なｌｏｗ−ｋ誘電体は炭素ドープ酸化物、シリコン炭素層、または同様のものを含む。実施形態によっては、残りの第２のテンプレート層材料５０６は、図５Ｆに示されているように除去されてもよく、次に、誘電体間隙充填材料が堆積され、平坦化されてもよい。
【００４６】
当業者であれば、他の同様の技法を用いて本発明による代替のメモリ構造が製作されてよいことが理解できるはずである。例えば、ダイオード１４の下方に炭素層１２を含むメモリセルが形成されてもよい。
【００４７】
前の記載は本発明の例示的な実施形態を開示するものに過ぎない。前に開示された装置および方法の、本発明の範囲内に含まれる変更は当業者であれば容易に理解できるはずである。例えば、前述した実施形態のいずれにおいても、炭素系材料はダイオード１４の下方に位置してもよい。前述したように、本発明は主に非晶質炭素に関して記載されているが、他の炭素系材料が同様に用いられてもよい。さらに、各炭素系層は好ましくは、窒化チタンまたは他の遮蔽／接着層等の２つの導電体層間に形成され、ステアリング素子と直列にＭＩＭスタックを形成する。
【００４８】
従って、本発明はその例示的な実施形態に関連して開示されているが、他の実施形態が、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよいことを理解するべきである。
【特許請求の範囲】
【請求項１】
メモリのための配線パターンを形成する方法であって、
基板の上方に配される第１のテンプレート層から第１のフィーチャを形成するステップと、
前記第１のフィーチャに隣接して第１の側壁スペーサを形成するステップと、
前記第１の側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に第２のフィーチャを形成するステップと、
前記第２のフィーチャに隣接して第２の側壁スペーサを形成するステップと、
前記第２の側壁スペーサをハードマスクとして用いることによって導体層から導体フィーチャを形成するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第１のフィーチャは、最小ピッチ能力を有するリソグラフィ装置を用いて形成され、かつ前記リソグラフィ装置の最小ピッチ能力を用いて最小ピッチで形成される方法。
【請求項３】
請求項２記載の方法において、
前記第１の側壁スペーサは、最小ピッチよりも小さいピッチを有する方法。
【請求項４】
請求項２記載の方法において、
前記第１の側壁スペーサは、最小ピッチの約半分のピッチを有する方法。
【請求項５】
請求項１記載の方法において、
前記第２の側壁スペーサは、前記第１の側壁スペーサのピッチよりも小さいピッチを有する方法。
【請求項６】
請求項２記載の方法において、
前記第２の側壁スペーサは、最小ピッチの約４分の１のピッチを有する方法。
【請求項７】
請求項１記載の方法において、
前記第２のフィーチャを形成する前に前記第１のフィーチャを除去するステップをさらに含む方法。
【請求項８】
メモリアレイのための配線パターンであって、
基板の上方に配される第１のテンプレート層から形成される第１のフィーチャ、前記第１のフィーチャに隣接して形成される第１の側壁スペーサ、前記第１の側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に形成される第２のフィーチャ、前記第２のフィーチャに隣接して形成される第２の側壁スペーサ、および前記第２の側壁スペーサをハードマスクとして用いることによって導体層から形成される導体フィーチャで形成される構造を備える配線パターン。
【請求項９】
請求項８記載の配線パターンにおいて、
前記第１のフィーチャは、最小ピッチ能力を有するリソグラフィ装置を用いて形成され、かつ前記リソグラフィ装置の最小ピッチ能力を用いて最小ピッチで形成される配線パターン。
【請求項１０】
請求項９記載の配線パターンにおいて、
前記第１の側壁スペーサは、最小ピッチよりも小さいピッチを有する配線パターン。
【請求項１１】
請求項９記載の配線パターンにおいて、
前記第１の側壁スペーサは、最小ピッチの約半分のピッチを有する配線パターン。
【請求項１２】
請求項８記載の配線パターンにおいて、
前記第２の側壁スペーサは、前記第１の側壁スペーサのピッチよりも小さいピッチを有する配線パターン。
【請求項１３】
請求項９記載の配線パターンにおいて、
前記第２の側壁スペーサは、最小ピッチの約４分の１のピッチを有する配線パターン。
【請求項１４】
請求項８記載の配線パターンにおいて、
前記第１のフィーチャおよび前記第２のフィーチャは除去される配線パターン。
【請求項１５】
メモリのための配線パターンを形成する方法であって、
基板の上方に配される第１のテンプレート層から第１のフィーチャを形成するステップと、
前記第１のフィーチャに隣接して側壁スペーサを形成するステップと、
前記側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に第２のフィーチャを形成するステップと、
前記第２のフィーチャの側壁上に導電材料を堆積させることによって導体フィーチャを形成するステップと、
を含む方法。
【請求項１６】
請求項１５記載の方法において、
前記第１のフィーチャは、最小ピッチ能力を有するリソグラフィ装置を用いて形成され、かつ前記リソグラフィ装置の最小ピッチ能力を用いて最小ピッチで形成される方法。
【請求項１７】
請求項１６記載の方法において、
前記側壁スペーサは、最小ピッチよりも小さいピッチを有する方法。
【請求項１８】
請求項１６記載の方法において、
前記側壁スペーサは、最小ピッチの約半分のピッチを有する方法。
【請求項１９】
請求項１５記載の方法において、
前記導体フィーチャは、前記側壁スペーサのピッチよりも小さいピッチを有する方法。
【請求項２０】
請求項１６記載の方法において、
前記導体フィーチャは、最小ピッチの約４分の１のピッチを有する方法。
【請求項２１】
請求項１５記載の方法において、
前記第２のフィーチャを形成する前に前記第１のフィーチャを除去するステップをさらに含む方法。
【請求項２２】
メモリアレイのための配線パターンであって、
基板の上方に配される第１のテンプレート層から形成される第１のフィーチャ、前記第１のフィーチャに隣接して形成される側壁スペーサ、前記側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に形成される第２のフィーチャ、および前記第２のフィーチャの側壁上に導電材料を堆積させることによって形成される導体フィーチャで形成される構造を備える配線パターン。
【請求項２３】
請求項２２記載の配線パターンにおいて、
前記第１のフィーチャは、最小ピッチ能力を有するリソグラフィ装置を用いて形成され、かつ前記リソグラフィ装置の最小ピッチ能力を用いて最小ピッチで形成される配線パターン。
【請求項２４】
請求項２３記載の配線パターンにおいて、
前記側壁スペーサは、最小ピッチよりも小さいピッチを有する配線パターン。
【請求項２５】
請求項２３記載の配線パターンにおいて、
前記側壁スペーサは、最小ピッチの約半分のピッチを有する配線パターン。
【請求項２６】
請求項２２記載の配線パターンにおいて、
前記導体フィーチャは、前記第１の側壁スペーサのピッチよりも小さいピッチを有する配線パターン。
【請求項２７】
請求項２３記載の配線パターンにおいて、
前記導体フィーチャは、最小ピッチの約４分の１のピッチを有する配線パターン。
【請求項２８】
請求項２２記載の配線パターンにおいて、
前記第１のフィーチャおよび前記第２のフィーチャは除去される配線パターン。
【請求項１】
メモリのための配線パターンを形成する方法であって、
基板の上方に配される第１のテンプレート層から第１のフィーチャを形成するステップと、
前記第１のフィーチャに隣接して第１の側壁スペーサを形成するステップと、
前記第１の側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に第２のフィーチャを形成するステップと、
前記第２のフィーチャに隣接して第２の側壁スペーサを形成するステップと、
前記第２の側壁スペーサをハードマスクとして用いることによって導体層から導体フィーチャを形成するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第１のフィーチャは、最小ピッチ能力を有するリソグラフィ装置を用いて形成され、かつ前記リソグラフィ装置の最小ピッチ能力を用いて最小ピッチで形成される方法。
【請求項３】
請求項２記載の方法において、
前記第１の側壁スペーサは、最小ピッチよりも小さいピッチを有する方法。
【請求項４】
請求項２記載の方法において、
前記第１の側壁スペーサは、最小ピッチの約半分のピッチを有する方法。
【請求項５】
請求項１記載の方法において、
前記第２の側壁スペーサは、前記第１の側壁スペーサのピッチよりも小さいピッチを有する方法。
【請求項６】
請求項２記載の方法において、
前記第２の側壁スペーサは、最小ピッチの約４分の１のピッチを有する方法。
【請求項７】
請求項１記載の方法において、
前記第２のフィーチャを形成する前に前記第１のフィーチャを除去するステップをさらに含む方法。
【請求項８】
メモリアレイのための配線パターンであって、
基板の上方に配される第１のテンプレート層から形成される第１のフィーチャ、前記第１のフィーチャに隣接して形成される第１の側壁スペーサ、前記第１の側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に形成される第２のフィーチャ、前記第２のフィーチャに隣接して形成される第２の側壁スペーサ、および前記第２の側壁スペーサをハードマスクとして用いることによって導体層から形成される導体フィーチャで形成される構造を備える配線パターン。
【請求項９】
請求項８記載の配線パターンにおいて、
前記第１のフィーチャは、最小ピッチ能力を有するリソグラフィ装置を用いて形成され、かつ前記リソグラフィ装置の最小ピッチ能力を用いて最小ピッチで形成される配線パターン。
【請求項１０】
請求項９記載の配線パターンにおいて、
前記第１の側壁スペーサは、最小ピッチよりも小さいピッチを有する配線パターン。
【請求項１１】
請求項９記載の配線パターンにおいて、
前記第１の側壁スペーサは、最小ピッチの約半分のピッチを有する配線パターン。
【請求項１２】
請求項８記載の配線パターンにおいて、
前記第２の側壁スペーサは、前記第１の側壁スペーサのピッチよりも小さいピッチを有する配線パターン。
【請求項１３】
請求項９記載の配線パターンにおいて、
前記第２の側壁スペーサは、最小ピッチの約４分の１のピッチを有する配線パターン。
【請求項１４】
請求項８記載の配線パターンにおいて、
前記第１のフィーチャおよび前記第２のフィーチャは除去される配線パターン。
【請求項１５】
メモリのための配線パターンを形成する方法であって、
基板の上方に配される第１のテンプレート層から第１のフィーチャを形成するステップと、
前記第１のフィーチャに隣接して側壁スペーサを形成するステップと、
前記側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に第２のフィーチャを形成するステップと、
前記第２のフィーチャの側壁上に導電材料を堆積させることによって導体フィーチャを形成するステップと、
を含む方法。
【請求項１６】
請求項１５記載の方法において、
前記第１のフィーチャは、最小ピッチ能力を有するリソグラフィ装置を用いて形成され、かつ前記リソグラフィ装置の最小ピッチ能力を用いて最小ピッチで形成される方法。
【請求項１７】
請求項１６記載の方法において、
前記側壁スペーサは、最小ピッチよりも小さいピッチを有する方法。
【請求項１８】
請求項１６記載の方法において、
前記側壁スペーサは、最小ピッチの約半分のピッチを有する方法。
【請求項１９】
請求項１５記載の方法において、
前記導体フィーチャは、前記側壁スペーサのピッチよりも小さいピッチを有する方法。
【請求項２０】
請求項１６記載の方法において、
前記導体フィーチャは、最小ピッチの約４分の１のピッチを有する方法。
【請求項２１】
請求項１５記載の方法において、
前記第２のフィーチャを形成する前に前記第１のフィーチャを除去するステップをさらに含む方法。
【請求項２２】
メモリアレイのための配線パターンであって、
基板の上方に配される第１のテンプレート層から形成される第１のフィーチャ、前記第１のフィーチャに隣接して形成される側壁スペーサ、前記側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内に形成される第２のフィーチャ、および前記第２のフィーチャの側壁上に導電材料を堆積させることによって形成される導体フィーチャで形成される構造を備える配線パターン。
【請求項２３】
請求項２２記載の配線パターンにおいて、
前記第１のフィーチャは、最小ピッチ能力を有するリソグラフィ装置を用いて形成され、かつ前記リソグラフィ装置の最小ピッチ能力を用いて最小ピッチで形成される配線パターン。
【請求項２４】
請求項２３記載の配線パターンにおいて、
前記側壁スペーサは、最小ピッチよりも小さいピッチを有する配線パターン。
【請求項２５】
請求項２３記載の配線パターンにおいて、
前記側壁スペーサは、最小ピッチの約半分のピッチを有する配線パターン。
【請求項２６】
請求項２２記載の配線パターンにおいて、
前記導体フィーチャは、前記第１の側壁スペーサのピッチよりも小さいピッチを有する配線パターン。
【請求項２７】
請求項２３記載の配線パターンにおいて、
前記導体フィーチャは、最小ピッチの約４分の１のピッチを有する配線パターン。
【請求項２８】
請求項２２記載の配線パターンにおいて、
前記第１のフィーチャおよび前記第２のフィーチャは除去される配線パターン。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【公表番号】特表２０１３−５０８９８６（Ｐ２０１３−５０８９８６Ａ）
【公表日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−５３５４４９（Ｐ２０１２−５３５４４９）
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５４０１７
【国際公開番号】ＷＯ２０１１／０５６５２９
【国際公開日】平成２３年５月１２日（２０１１．５．１２）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【Ｆターム（参考）】
【公表日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５４０１７
【国際公開番号】ＷＯ２０１１／０５６５２９
【国際公開日】平成２３年５月１２日（２０１１．５．１２）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【Ｆターム（参考）】
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