成膜方法、半導体装置の製造方法及び半導体装置
【課題】表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置を提供する。
【解決手段】基体上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、前記基体及び前記第1膜を、水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、を備えたことを特徴とする成膜方法が提供される。
【解決手段】基体上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、前記基体及び前記第1膜を、水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、を備えたことを特徴とする成膜方法が提供される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、成膜方法、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【0002】
半導体装置の絶縁膜としてシリコン酸化膜が多く用いられる。半導体装置の微細化に伴い、特に、微細な凹凸表面に表面の平坦性の優れたシリコン酸化膜を形成する技術が望まれている。
【0003】
例えば、浮遊ゲートを用いたNAND型不揮発性半導体記憶装置において、隣接するメモリセルの浮遊ゲートの側壁を覆うようにシリコン酸化膜のIPD(Inter Poly Dielectric)膜が形成され、IPD膜どうしの間にワード線となるシリコン膜が埋め込まれる。このシリコン膜の埋め込みには、シランガスが用いられることが多いが、この手法で形成されるシリコン膜の表面の平坦性は悪く、埋め込みが不完全になり易い。特に、メモリセルの微細化が進み、埋め込む凹部の幅が10nm以下となった場合には、完全に埋め込まれる前に凹部においてガスの供給不足が発生し最終的に凹部にボイドが残ってしまう。このボイドは、メモリセルのカップリング比を低下させ、メモリセルの正常な動作を妨げる。
【0004】
特許文献1には、アモルファスシリコンのHSG層の形成により静電容量を高めるようにされる半導体装置において、アモルファスシリコン膜の形成の初期にジシランを用いて低温で成膜した後に、シランを用いて高温で成膜する方法が開示されている。しかし、この方法を用いても表面の平坦性の優れたシリコン膜は得られない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2000−195795号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、基体上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、前記基体及び前記第1膜を、水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、を備えたことを特徴とする成膜方法が提供される。
【0008】
本発明の別の一態様によれば、それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法であって、前記複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備え、前記導電層形成工程は、前記浮遊ゲートの側面上に設けられた絶縁膜の上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【0009】
本発明の別の一態様によれば、半導体層に設けられた第1ソース領域と、前記半導体層に設けられ、第1方向において第1ソース領域に対向する第1ドレイン領域と、前記半導体層において前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1トンネル絶縁膜と、前記第1トンネル絶縁膜の上に設けられた第1浮遊ゲートと、を有する第1トランジスタ部と、前記第1方向に対して直交する第2方向において、前記第1トランジスタ部に隣接し、前記半導体層に設けられた第2ソース領域と、前記半導体層に設けられ、前記第1方向において前記第2ソース領域に対向する第2ドレイン領域と、前記半導体層において前記第2ソース領域と前記第2ドレイン領域との間に設けられた第2チャネル領域と、前記第2チャネル領域の上に設けられた第2トンネル絶縁膜と、前記第2トンネル絶縁膜の上に設けられた第2浮遊ゲートと、を有する第2トランジスタ部と、前記第1浮遊ゲートの前記第2浮遊ゲート側の側壁に接する第1部分、及び、前記第2浮遊ゲートの前記第1浮遊ゲート側の側壁に接する第2部分を有する絶縁膜と、前記第1部分と前記第2部分との間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む第1導電層と、前記第1導電層に接して設けられ、シリコンを含み、酸素及び炭素の前記いずれかの濃度が前記第1導電層よりも低い第2導電層と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【0010】
本発明によれば、表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置が提供される。
【図面の簡単な説明】
【0011】
【図1】第1の実施形態に係る成膜方法を例示するフローチャート図である。
【図2】第1の実施形態に係る成膜方法を例示する模式図である。
【図3】第1の実施形態に係る成膜方法による成膜状態を例示する模式図である。
【図4】成膜状態を例示する模式図である。
【図5】第1比較例の成膜方法による成膜状態を例示する模式図である。
【図6】第2比較例の成膜方法による成膜状態を例示する模式図である。
【図7】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図8】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図9】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図10】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図11】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図12】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図13】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図14】第1実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図15】第3比較例の成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図16】実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
【図17】実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
【図18】本発明の第2の実施形態に係る成膜方法を例示する模式図である。
【図19】第2実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図20】第2実施例に係る成膜方法を用いて製造された別の半導体装置を例示する模式的断面図である。
【図21】第4の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図22】第4の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【0012】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0013】
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る成膜方法を例示するフローチャート図である。 図1に表したように、本実施形態に係る成膜方法は、第1膜形成工程(ステップS110)と、昇温工程(ステップS120)と、第2膜形成工程(ステップS130)と、を備える。
【0014】
第1膜形成工程では、基体上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜が形成される。昇温工程では、基体及び第1膜が、水素を含む雰囲気中において、第1温度から、第1温度よりも高い第2温度に向けて昇温される。第2膜形成工程は、この昇温の後に、この第1膜上に、シランを用いて第2温度で第2膜が形成される。これにより、表面の平坦性の優れたシリコン膜を形成することができる。
【0015】
以下、本実施形態に係る成膜方法の例について説明する。
図2は、本発明の第1の実施形態に係る成膜方法を例示する模式図である。
すなわち、同図は、本実施形態の具体例の成膜方法における基体の温度Tmと、成膜時の反応管内の圧力Psと、ジシラン(Si2H6)ガスの流量と、シラン(SiH4)ガスの流量と、ホスフィン(PH3)ガスの流量と、水素(H2)ガスの流量と、の時間変化を例示している。すなわち、同図は、成膜のシーケンス図である。なお、成膜装置には、例えば減圧CVD装置が用いられる。
【0016】
図2に表したように、成膜装置内にウェーハ(基体)を導入し、例えば、温度Tmが300℃の状態(ステップS101)で、圧力Psを常圧OPから下げ、ベース圧力BPにした後、温度Tmを第1温度T1に昇温する。本具体例では、第1温度T1は、例えば400℃である。
【0017】
そして、圧力Psを例えば1Torrに設定して、ジシランガスを例えば200sccmの流量で反応管内に導入し、例えば約15分間の成膜を実施する(ステップS110)。これにより、ウェーハ上に、平均の厚さとして、例えば1ナノメートル(nm)〜2nmのノンドープの非晶質のシリコン膜(第1膜)が形成される。
【0018】
引き続き、ウェーハを反応管から出さず、圧力Psが例えば1Torr〜100Torrの水素雰囲気で、温度Tmを第2温度T2に昇温する(ステップS120)。本具体例では、第2温度T2は、例えば520℃である。この時の水素ガスの流量は、例えば2000sccmとされる。
【0019】
この昇温において、例えば水素雰囲気中ではなく真空中で昇温すると、平均の厚さが1nm〜2nmと薄い非晶質のシリコン膜(第1膜)が凝集し、シリコン膜の表面の粗さが悪化するが、このように、水素雰囲気で昇温することでこの凝集が抑制でき、表面の平坦性の優れた膜が得られる。この昇温における水素の圧力Psは、1Torr以上とすることが望ましい。これにより、温度Tmを520℃まで昇温しても、非晶質のシリコン膜(第1膜)において凝集は実質的に発生しない。
【0020】
その後、温度Tmが520℃で安定した後、水素ガスを排気し、そして、反応管内の圧力Psが例えば0.5Torrになるように、シランガス及びホスフィンガスを反応管内に導入する。この時のシランガスの流量は、例えば1000sccmである。ホスフィンガスには、例えば窒素に1%の濃度でホスフィンを含む希釈ホスフィンガスを用い、その流量は例えば120sccmとする。これにより、例えば25分間の成膜を行い、リンを不純物として含む非晶質のシリコン膜(第2膜)が形成される(ステップS130)。このシリコン膜(第2膜)の厚さは、例えば50nmである。
そして、ガスの供給を終了し、温度Tmを室温RTに戻し、圧力Psを常圧OPに戻して、成膜を終了する。
【0021】
このように、本実施形態に係る成膜方法においては、ジシラン及びトリシランの少なくともいずれかを用いた低温での第1膜形成工程と、水素雰囲気中での昇温工程と、シランを用いた高温での第2膜形成工程を組み合わせることで、表面の平坦性の優れた非晶質シリコン膜を均一に形成することができる。
【0022】
以下、比較例と対比して、本実施形態に係る成膜方法の効果について説明する。
図3は、本発明の第1の実施形態に係る成膜方法による成膜状態を例示する模式図である。
図4は、成膜状態を例示する模式図である。
本実施形態に係る成膜方法において、用いられる基体の材料及び形状は任意である。例えば、基体は、凹部(例えばトレンチ)を有することができる。以下では、基体が凹部を有する場合であり、図3及び図4における基体は、基体の凹部の表面として描かれる。
【0023】
図3(a)に表したように、本実施形態に係る成膜方法の第1膜形成工程では、基体150の上にジシラン及びトリシランの少なくともいずれかを用いて低温(第1温度T1)で第1膜110が形成される。第1膜110の平均の厚さは、1nm〜2nmであり、ほぼ平坦な非晶質シリコン膜が形成される。なお、図3(a)の基体150の表面は、基体150の凹部(トレンチなど)の側壁の表面である。
【0024】
その後、図3(b)に表したように、昇温工程では、基体150及び第1膜110を、水素を含む雰囲気中において、低温の第1温度T1から、高温の第2温度T2に昇温する。このとき、昇温の際の雰囲気が水素を含んでいるため、シリコン膜が凝集することがない。このため、第1膜110の平坦性はそのまま維持される。
【0025】
すなわち、図4(a)に表したように、第1膜形成工程により、基体150上に第1膜110としてシリコン(Si)が付着し、このシリコンの一部には水素(H)が結合されている。
【0026】
もし、水素を含まない雰囲気中で第1膜110を昇温すると、図4(b)に表したように、シリコンに結合していた水素がシリコンから離脱し、水素ガス(H2)となり排気される。このとき、水素が離脱したシリコンどうしの距離が短くなり、シリコンが凝集する。このため、もし、水素を含まない雰囲気中で第1膜110を昇温すると、第1膜110に凝集が起こり、昇温前の第1膜110の表面よりも、昇温後の第1膜110の表面の方が表面の平坦性は劣化する。
【0027】
これに対し、本実施形態のように、水素を含む雰囲気中で第1膜110を昇温すると、図4(c)に表したように、シリコンに結合している水素が離脱することが抑制される。このため、昇温中に第1膜110のシリコンが凝集することがなく、昇温しても第1膜110の表面の凹凸が拡大することがなく、第1膜110の表面の凹凸は小さいままである。すなわち、第2膜120を形成する前の第1膜110は平坦な膜である。
【0028】
その後、図3(c)に表したように、第2膜形成工程では、第1膜110の上に、シランを用いて高温の第2温度T2で第2膜120が形成される。このとき、第1膜110の表面の平坦性が優れているので、第2膜120の表面の平坦性も良好になる。例えば、第2膜120の表面120sの表面粗さRaは、0.2nm程度以下にすることができる。このように、本実施形態に係る成膜方法により、表面の平坦性の優れたシリコン膜を形成することができる。
【0029】
なお、昇温工程における水素の圧力Psは、1Torr以上とすることが望ましい。これにより、温度Tmを520℃まで昇温しても、非晶質のシリコン膜(第1膜110)における凝集が抑制され、凝集が実質的に発生せず、第1膜110の表面の平坦性が良好になり、その上に形成する第2膜120の表面の平坦性を良好することができる。
【0030】
(第1比較例)
第1比較例においては、シリコン膜を形成する際に、基体150の上にシランを用いて成膜を行う。
【0031】
例えば、温度Tmが520℃で、圧力Psが0.5Torrの条件で、シランガス、及び、1%の窒素希釈したホスフィンガスを用い、シランガスの流量を1000sccmとし、ホスフィンガスの流量を100sccmとし、約30分間の成膜を行い、リンを不純物として含む非晶質のシリコン膜を形成する。このシリコン膜の厚さは、約50nmである。すなわち、第1比較例の成膜方法では、成膜の初期からシランを用いて成膜を行う。
【0032】
図5は、第1比較例の成膜方法による成膜状態を例示する模式図である。
図5(a)に表したように、シランを用いて基体150の上にシリコン膜119aを形成すると、成膜の初期の段階でシリコン膜119aは、島状に成長する。
【0033】
このため、図5(b)に表したように、シランを用いた成膜を続けると、初期のシリコン膜119aの島状の形状のままシリコン膜119bが成長する。
【0034】
そして、図5(c)に表したように、最終的に得られるシリコン膜119cの表面120sは、初期の島状の形状を反映して、平坦性の悪い膜となる。このシリコン膜119cは、表面粗さが比較的小さい非晶質であるにも係わらず、シリコン膜119cの表面の凹凸は大きい。例えば、第1比較例においては、シリコン膜119cの表面の表面粗さRaは、0.5nm程度になる。このように、第1比較例の成膜方法では、平坦な非晶質シリコン膜が得られない。
【0035】
シランを用いた成膜の場合、ステップカバレッジは良いものの成膜初期から平坦性が悪いために、埋め込みを行うスペース上部に局所的に狭い場所が発生するためにガスの閉塞が起こりやすい。スペース上部で局所的にオーバーハングとなったり、塞がったりする箇所が発生すると、結果的にスペース内にボイドが残ってしまう。このように、成膜初期で平坦なシリコン膜を形成することが、ボイドを減らすためには必須である。
【0036】
(第2比較例)
第2比較例においては、本実施形態に係る成膜方法における昇温工程を、水素ガスを含まない雰囲気中で行うものである。すなわち、第2比較例においては、基体150の上にジシランを用いて低温で第1膜110を形成し、水素を含まない雰囲気中(例えば真空中)で昇温し、その後、高温で、シランを用いて第2膜120を形成する。第2比較例の条件は、昇温工程を除いて、本実施形態に係る上記の成膜方法と同じ条件である。
【0037】
図6は、第2比較例の成膜方法による成膜状態を例示する模式図である。
図6(a)に表したように、第2比較例の第1膜形成工程では、基体150の上にジシランを用いて低温(第1温度T1)で第1膜110が形成される。第1膜110は、ほぼ平坦な非晶質シリコン膜となる。
【0038】
その後、図6(b)に表したように、昇温工程では、基体150及び第1膜110を、水素を含まない雰囲気中(真空中)で昇温する。このため、図4(b)に関して説明したように、シリコンに結合していた水素がシリコンから離脱し、シリコンが凝集する。このため、図6(b)に表したように、昇温後の第1膜110は島状となり、第1膜110の表面は凹凸状になる。
【0039】
その後、図6(c)に表したように、第2膜形成工程では、凹凸を有する第1膜110の上に、シランを用いて高温(第2温度T2)で第2膜120を形成すると、第2膜120の表面120sは凹凸状になる。このため、第2比較例の成膜方法では、平坦なシリコン膜が得られない。
【0040】
これに対し、本実施形態に係る成膜方法では、成膜の初期にジシラン(及びトリシランの少なくともいずれか)を用いて第1膜110を形成し、水素雰囲気中で昇温し、その後、シランを用いて第2膜120を成膜することで、平坦なシリコン膜が得られる。
【0041】
成膜の初期にシランを用いると、第1比較例に関して説明したように、島状の膜が成長し、平坦な膜が得られないため、成膜の初期には、ジシラン及びトリシランの少なくともいずれかを用いる。
【0042】
そして、ジシラン及びトリシランを用いた成膜は、比較的低温である第1温度T1で行う。第1温度T1は、380℃以上420℃以下であり、より具体的には400℃である。380℃よりも低い温度の場合には、成膜が起こらないか、成膜速度自体が非常に遅くなる。420℃より高い温度の場合には、膜厚均一性が悪い上、成膜速度が早すぎ1nm〜2nmの膜厚制御には適さない。
【0043】
ジシラン及びトリシランは、シランに比べて成膜の際の面内(例えばウェーハ面内)の均一性が低く、埋め込み性も悪いため、必要とされるシリコン膜の厚さの全てを、ジシラン及びトリシランの少なくともいずれかを用いて行うことは望ましくない。また、ジシラン及びトリシランの成膜速度は遅いため、必要とされるシリコン膜の厚さの全てを、ジシラン及びトリシランの少なくともいずれかを用いて行うと生産性が低下し、実用的でない。このため、必要とされるシリコン膜の厚さのほとんどは、面内の均一性に優れ、成膜速度も高いシランを用いて成膜することが望ましい。
【0044】
シランを用いた成膜は、比較的高温である第2温度T2で行う。第2温度T2は、例えば490℃以上550℃以下であり、より具体的には520℃である。490℃よりも低い温度の場合には、成膜が起こらないか、速度自体が非常に遅くなる。550℃よりも高い温度の場合には、膜厚均一性が悪い上、膜厚の制御性が悪化する。
【0045】
このように、成膜の初期をジシラン及びトリシランの少なくともいずれかを用いて実施し(第1膜形成工程を実施する)、その後、引き続き成膜の残りの部分を、シランを用いて実施する(第2膜形成工程を実施する)場合、温度を第1温度T1から、第2温度T2に昇温する。このような成膜方法は、例えば特許文献1にも記載されている。しかしながら、この昇温中の雰囲気を制御することで成膜されたシリコン膜の表面の平坦性が制御できることは、従来知られていなかった。
【0046】
すなわち、発明者は、第1膜形成工程と第2膜形成工程との間の昇温工程における雰囲気を変えた実験を行った。そして、昇温工程中の雰囲気を水素含む雰囲気とした場合に、得られる膜の平坦性が向上できることを初めて見出した。本発明はこの初めて見出された知見に基づいてなされたものである。
【0047】
本発明の実施形態による表面の平坦性の優れた膜が得られる効果は、特に、基体150が、アスペクト比が高いトレンチやホール等を有し、このようなトレンチやホールなどの細い隙間の内側面にシリコン膜を良好な平坦性で形成する際に、効果的に発揮される。
【0048】
すなわち、細い隙間の内側面に、成膜の初期にジシラン(及びトリシランの少なくともいずれか)を用いてシード層となる第1膜110を1nm〜2nmの厚さ(平均の厚さ)で成膜し、その後、水素を含む雰囲気中で昇温し第1膜110の凝集を抑制し、その後、連続して、高温でシランを用いて成膜を行うことで、ジシランで得られる良好な表面平坦性と、シランで得られる良好なステップカバレッジ及び面内均一性と、を両立させることができる。これにより、細い隙間の中に発生しやすいボイド(空孔)の発生を大幅に抑制できる。
【0049】
ジシランを用いた成膜は面内の均一性も悪く、カバレッジも決して良くは無いが、発明者の実験によると、ジシランを初期の1nm〜2nm程度で成膜しさえすれば、その後シランでの成膜を連続的に行うことで、表面粗さRaが約0.2nm程度以下の良好な表面状態を維持できることが分かった。
【0050】
このように、第1膜110の平均の厚さは、1nm以上、2nm以下が望ましい。第1膜110の平均の厚さが1nmよりも薄い場合は、ジシラン及びトリシランの少なくともいずれかによって成膜することで第1膜110及び第2膜120の表面の表面粗さが減少する効果が小さくなることがある。また、第1膜110の厚さが2nmよりも厚い場合は、ジシラン及びトリシランの成膜において面内分布が悪化する場合がある。
【0051】
(第1実施例)
以下、第1の実施形態に係る第1実施例の成膜方法について説明する。
本実施例では、NAND型の不揮発性半導体記憶装置(半導体装置)におけるワード線の形成の際に、本実施形態に係る成膜方法が用いられる。
【0052】
図7(a)及び図7(b)〜図13(a)及び図13(b)は、第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
ここで、半導体装置が形成される基板の主面に対して垂直方向をZ軸方向とする。そして、Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向とY軸方向とに垂直な方向をY軸方向とする。本実施例の半導体装置は、浮遊ゲートを有するNAND型の不揮発性半導体装置である。NANDストリングの延在方向をX軸方向とする。不揮発性半導体記憶装置のワード線の延在方向が、Y軸方向となる。
図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)及び図13(a)は模式的平面図(Z軸方向から見た平面図)であり、図7(b)、図8(b)、図9(b)、図10(b)、図11(b)、図12(b)及び図13(b)は、上記の各図のA−A’線断面の模式的断面図(Z−Y平面で切断したときの断面図)である。
【0053】
図7(a)及び図7(b)に表したように、例えば、シリコン基板10に酸化処理を行い、シリコン基板10の上に、厚さが約8nmのトンネル絶縁膜11を形成する。トンネル絶縁膜11には、シリコン酸化膜が用いられる。
トンネル絶縁膜11の上に、浮遊ゲートとなる、厚さが約90nmの非晶質シリコン層12を形成する。この非晶質シリコン層12には、不純物を含んだ非晶質シリコンが用いられる。
続いて、この非晶質シリコン膜の上に、ハードマスクとなる、厚さが約100nmのシリコン窒化膜13を形成する。このシリコン窒化膜13は、後にCMPのストッパとなる。
【0054】
その後、図8(a)及び図8(b)に表したように、リソグラフィ及びドライエッチング技術を用いて、上記の不純物を含む非晶質シリコン層12及びシリコン基板10をエッチングする。エッチングされたシリコン基板10は、後に素子分離領域となる。
【0055】
その後、図9(a)及び図9(b)に表したように、シリコン基板10の素子分離となる領域にポリシラザン膜を埋め込み、例えば550℃程度の水蒸気雰囲気下で熱処理を行い、ポリシラザン膜を酸化してシリコン酸化膜14を形成する。
【0056】
その後、図10(a)及び図10(b)に表したように、CMP処理を実施して、ハードマスクとなるシリコン窒化膜13まで平坦化する。そして、ハードマスクとして機能したシリコン窒化膜13を、例えばホットリン酸等の処理で除去する。さらに、バッファードフッ酸等を用いた処理を実施し、ポリシラザンによるシリコン酸化膜14の高さが、浮遊ゲートである非晶質シリコン層12の高さの約1/3程度の高さになるように、ポリシラザンによるシリコン酸化膜14をエッチングする。
【0057】
なお、このポリシラザンによるシリコン酸化膜14のエッチング量(シリコン酸化膜14の高さ)は、不揮発性半導体記憶装置の特性に影響を与える。すなわち、後にIPD膜の容量と、トンネル絶縁膜の容量と、の比率、すなわちカップリング比が、このシリコン酸化膜14のエッチング量(シリコン酸化膜14の高さ)により決定される。
【0058】
その後、図11(a)及び図11(b)に表したように、上記の構造の上にIPD膜15を形成する。IPD膜15には、誘電率と高電界側のリーク電流の特性との観点で優れる、例えばシリコン酸窒化膜が用いられる。
【0059】
その後、図12(a)及び図12(b)に表したように、IPD膜15の上面及び側面を覆うように、非晶質シリコン膜16を形成する。この非晶質シリコン膜16の形成に、本実施形態に係る成膜方法が適用される。すなわち、既に説明したステップS110(ジシラン及びトリシランの少なくともいずれかを用いた低温の第1温度T1による第1膜110の形成)、ステップS120(水素を含む雰囲気中での昇温)、及び、ステップS130(シランを用いた高温の第2温度T2による第2膜120の形成)が実施される。
これにより、表面の平坦性の優れたシリコン膜によるワード線となる導電膜が形成できる。
【0060】
その後、図13(a)及び図13(b)に表したように、素子分離加工と同様に、ハードマスクを形成した後、リソグラフィとドライエッチング技術を用いて、上記の素子分離領域に対して直交する方向に上記の導電膜をパターニングし、ワード線を形成する。そして、このハードマスクを除去し、これにより、NAND型の不揮発性半導体装置のセル構造が完成する。
なお、上記の不純物を含んだ非晶質シリコン膜16は、上記のハードマスクの形成の前や後に行われる熱処理により、多結晶シリコン膜になる。
【0061】
なお、不揮発性半導体記憶装置におけるソース線の形成や選択ゲート等の形成方法は、省略する。
【0062】
図14は、第1実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
図14に表したように、第1実施例に係る成膜方法でワード線となる非晶質シリコン膜16を形成した不揮発性半導体記憶装置(半導体装置201)においては、浮遊ゲートである非晶質シリコン層12どうしの間の細い凹部にIPD膜15が埋め込まれている。そして、そのIPD膜15どうしの間に、非晶質シリコン膜16が結晶化して形成された多結晶シリコン膜16aが埋め込まれている。この多結晶シリコン膜16aは、第1膜110及び第2膜120から形成されている。
【0063】
同図に表したように、IPD膜15どうしの間の細い隙間の凹部においても、ボイドの発生はなく、多結晶シリコン膜16aが良好に埋め込まれている。
【0064】
これにより、多結晶シリコン膜16aは、それぞれのメモリセルのトランジスタのゲート電極として正常に動作することができ、所望の特性の不揮発性半導体記憶装置(半導体装置201)が得られる。
【0065】
このように、本実施例に係る半導体装置(不揮発性半導体記憶装置)の製造方法によれば、ステップS110(ジシラン及びトリシランの少なくともいずれかを用いた低温の第1温度T1による第1膜110の形成)、ステップS120(水素を含む雰囲気中での昇温)、及び、ステップS130(シランを用いた高温の第2温度T2による第2膜120の形成)が実施されることで、表面の平坦性の優れたシリコン膜が形成できる。これにより、IPD膜15どうしの間の狭い凹部に非晶質シリコン膜16を埋め込む際に、ボイドなどが実質的に発生しない。
【0066】
不揮発性半導体記憶装置の素子が微細化し、浮遊ゲートの最小寸法が30nm以下となると、浮遊ゲートどうしの間の凹部の埋め込み部の幅は例えば10nm以下になる。そして、このように微細な素子においてもカップリング比を確保するために、浮遊ゲートどうしの間に設ける凹部の深さ(段差)は、例えば50nm程度とされる。そして、凹部のアスペクト比が高いため、凹部の壁面はほぼ垂直となる。本実施形態に係る成膜方法によれば、このように素子が微細化された場合においても、ボイドなどの発生を抑えて、狭い凹部に非晶質シリコン膜16を埋め込むことができる。
【0067】
(第3比較例)
第3比較例の不揮発性半導体記憶装置の製造方法においては、図7(a)及び図7(b)〜図11(a)及び図11(b)の工程は、本実施形態に係る製造方法と同様なので説明を省略する。比較例の製造方法においては、図12(a)及び図12(b)に関して説明した工程、すなわち、IPD膜15の上に非晶質シリコン膜16を形成する工程において、成膜の初期からシランガスを用いる。すなわち、本実施形態に係る成膜方法における第1膜形成工程と昇温工程とを実施せず、第2膜形成工程に相当する工程のみが実施される。
【0068】
この場合には、図6に関して説明したように、非晶質シリコン膜16は、初期の段階で島状に成長し、その結果、表面の凹凸が大きくなる。このため、IPD膜15どうしの間の狭い凹部に非晶質シリコン膜16を埋め込む際に、ボイドが発生し易い。
【0069】
図15は、第3比較例の成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
すなわち、同図(a)は、非晶質シリコン膜16を形成した後の不揮発性半導体記憶装置(半導体装置209a)の状態を例示し、同図(b)は、非晶質シリコン膜16を熱処理して多結晶シリコン膜16aを形成した後の不揮発性半導体記憶装置(半導体装置209)の状態を例示している。
【0070】
図15(a)に表したように、第3比較例の成膜方法で非晶質シリコン膜16を形成した場合、IPD膜どうしの間の狭い凹部にボイド17が発生する。
【0071】
発明者の実験によると、この非晶質シリコン膜16のボイド17は、非晶質シリコン膜16中において、ランダムな場所に発生する。また、セル最小スペース(ここでは浮遊ゲートである非晶質シリコン層12どうしの間隔)が10nm以下になると、このボイド17が発生することも分かった。そして、ボイド17は、非晶質シリコン膜16を成膜した直後では、IPD膜15どうしの間のほぼ中央部に存在し、ボイド17はIPD膜15に接していない。
【0072】
図15(b)に表したように、熱処理を行い非晶質シリコン膜16から多結晶シリコン膜16aを形成すると、ボイド17が拡大する。すなわち、成膜直後のボイド17が、熱処理中におけるシリコンの移動により、互いに連結され、また、ボイド17の形状が球形に近い形状になる。このため、熱処理後は、ボイド17の一部は、IPD膜15の壁面に接触する。
【0073】
このように、ボイド17がIPD膜15に接触すると、その部分では、多結晶シリコン膜16aである電極がIPD膜に接触していないセルが発生する。このため、メモリセルトランジスタのカップリング比がメモリセル毎にばらつく。また、一部のメモリセルで所定の電圧をワード線(多結晶シリコン膜16a)に加えても正常に書き込めなくなるものが発生する。その結果、メモリセルのしきい値電圧もばらついてしまう。このように、第3比較例の成膜方法を用いた場合には、不揮発性半導体記憶装置(半導体装置209)においては、正常な動作が行われない。
【0074】
第3比較例の成膜方法では、ステップカバレッジの良いシランガスを用いて非晶質シリコン膜16を形成するので、比較的平滑な表面が得られるため、浮遊ゲートどうしの間の距離が50nm程度以上の広い凹部に非晶質シリコン膜16を形成する場合には、大きな問題は生じない。しかしながら、素子が微細化し、浮遊ゲートの最小寸法が30nm以下であり、浮遊ゲートどうしの間の凹部の埋め込み部の幅が例えば10nm以下になると、第3比較例の成膜方法では、狭い凹部への非晶質シリコン膜16の埋め込みが困難になり、上記のような問題が発生する。
【0075】
図16は、実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
すなわち、同図は、第1実施例の成膜方法によって形成された非晶質シリコン膜301と、第3比較例の成膜方法によって形成された非晶質シリコン膜309の表面粗さRaを示す図である。なお、同図には、後述する第2実施例の成膜方法によって形成された非晶質シリコン膜302、及び、ジシランだけを用いる成膜方法によって形成された非晶質シリコン膜308の表面粗さRaも合わせて表されている。
【0076】
第1実施例の非晶質シリコン膜301は、ジシラン(Si2H6)を用いて平均の厚さが1nmの第1膜110を形成した後に、シラン(SiH4)を用いて厚さが9nmの第2膜120が形成されたものである。
第3比較例の非晶質シリコン膜309は、シラン(SiH4)を用いて厚さが10nmの非晶質シリコン膜が形成されたものである。
非晶質シリコン膜308は、ジシラン(Si2H6)を用いて厚さが10nmの非晶質シリコン膜が形成されたものである。
【0077】
図16に表したように、第1実施例の非晶質シリコン膜301の表面粗さRaは約0.2nmであり、第3比較例の非晶質シリコン膜309の表面粗さRaの約0.5nmに比べて大幅に小さくなっている。そして、非晶質シリコン膜301の表面粗さRaは、ジシラン(Si2H6)のみを用いて成膜された非晶質シリコン膜308の表面粗さRaとほぼ同じである。すなわち、成膜の初期においてジシランを用いることで、ジシランが有する平坦性(小さな表面粗さ)を、その後にシランを用いて成膜した場合にも維持できる。これにより、細い隙間においても、ガスの供給不足が生じてボイド17が発生することを大幅に抑制することができる。
【0078】
図17は、実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
すなわち、同図は、第1実施例の成膜方法を適用した不揮発性半導体記憶装置(半導体装置201)、及び、第3比較例の成膜方法を適用した不揮発性半導体記憶装置(半導体装置209)の特性を例示している。横軸はしきい値電圧Vthであり、縦軸は発生数Nbである。なお、同図には、後述する第2実施例の成膜方法を適用した不揮発性半導体記憶装置(半導体装置202)の特性も合わせて例示している。
【0079】
図17に表したように、第3比較例の成膜方法を適用した半導体装置209においては、しきい値電圧Vthが低い書き込み不良ビットの発生数Nbが大きい。これは、第3比較例においては、非晶質シリコン膜16の表面の平坦性が悪く、非晶質シリコン膜16中にボイド17が形成され、さらに、このボイドが熱処理中に拡大し、このために、カップリング比が低下するためである。
【0080】
これに対し、第1実施例の成膜方法を適用した半導体装置201においては、しきい値電圧Vthが低い書き込み不良ビットの発生数Nbを大幅に減らすことができる。
【0081】
(第2の実施形態)
図18は、本発明の第2の実施形態に係る成膜方法を例示する模式図である。
すなわち、同図は、本実施形態の具体例の成膜方法における基体の温度Tmと、成膜時の反応管内の圧力Psと、ジシラン(Si2H6)ガスの流量と、シラン(SiH4)ガスの流量と、ホスフィン(PH3)ガスの流量と、亜酸化窒素(N2O)ガスの流量と、水素(H2)ガスの流量と、の時間変化を例示している。
【0082】
図18に表したように、第2の実施形態に係る成膜方法においては、第2膜形成工程において、亜酸化窒素(N2O)ガスをさらに用いる。これ以外は、第1の実施形態と同様なので説明を省略する。
【0083】
本実施形態に係る成膜方法の第2膜成形工程では、既に説明した第1膜形成工程及び昇温工程の実施の後に、温度Tmが520℃の状態で、水素ガスを排気し、それと同時に、反応管内の圧力Psが例えば0.5Torrになるように、シランガス、ホスフィンガス及び亜酸化窒素ガスを反応管内に導入する。この時のシランガスの流量は、例えば1000sccmである。ホスフィンガスには、例えば窒素に1%の濃度でホスフィンを含む希釈ホスフィンガスを用い、その流量は例えば120sccmとする。そして、亜酸化窒素ガスの流量は、例えば2sccmとする。この状態で、約5分間の成膜を行う。これにより、第1膜110の上に、P(リン)濃度が約3×1020cm−3で、酸素濃度が約1×1020cm−3の不純物を含む非晶質シリコン膜が、約6nmの厚さで形成される。この非晶質シリコン膜は、第2膜120の一部である。
【0084】
この後、亜酸化窒素ガスの供給を停止し、その他のガスの供給はそのままの状態で、約20分間の成膜を行う。これにより、第2膜120の残りの部分として、リンを不純物として含む非晶質シリコン膜(厚さが44nm)が成膜される。
【0085】
このように、本実施形態においては、第2膜形成工程は、シランと、酸素を含むガスと、を用いて第2膜120の一部を形成する工程を含む。
【0086】
このように、第2膜120の一部の形成において、シランと、酸素を含むガス(例えば亜酸化窒素)と、を用いて成膜を行うことで、成膜された非晶質シリコンに形成されるボイド17が拡大されることを抑制する効果がある。
【0087】
例えば、図14に関して説明したように、第1の実施形態(第1実施例)に係る成膜方法により、狭い隙間(凹部)に非晶質シリコン膜を形成した場合に、成膜された非晶質シリコン中におけるボイド17の発生は大幅に抑制される。しかし、第1の実施形態(第1実施例)に係る成膜方法を用いた場合においても、もし、成膜された非晶質シリコン膜中にボイド17が発生した場合には、非晶質シリコン膜を熱処理して結晶化させる際に、このボイド17が拡大し、不良を引き起こすことが考えられる。
【0088】
この時、本実施形態に係る成膜方法では、第2膜120の成膜の一部に酸素を含むガスを用いることで、発生したボイド17を固定化させ、ボイド17が移動して拡大することを抑制する。
【0089】
発明者による実験の結果、細い隙間の間に非晶質シリコン膜を埋め込む際に、非晶質シリコン膜に、微量(例えば1×1019atoms・cm−3〜1×1020atoms・cm−3程度)の酸素または炭素を導入することにより、結晶化に伴うボイド17の移動が大幅に抑制でき、ボイド17が拡大しないことが分かった。
【0090】
酸素または炭素を非晶質シリコンに微量導入することで、狭い隙間に成膜するときに発生しやすいボイド17の移動と拡大が抑制される現象は、従来知られておらず、発明者による実験により初めて見出されたものである。本発明は、この新たに見出された知見に基づいてなされたものである。
【0091】
すなわち、第2の実施形態に係る成膜方法においては、第2膜形成工程は、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて第2膜120の少なくとも一部を形成する工程を含む。
【0092】
上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いた成膜は、第2膜120の初期の成膜の一部として実施されることが望ましい。例えば、IPD膜15どうしの間に非晶質シリコンを埋め込む際に、上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いた成膜を実施し、さらに、その上に非晶質シリコンを成膜する際には、シランのみを用いた成膜を行うことができる。IPD膜15どうしの間に、上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて非晶質シリコンを成膜することで、IPD膜15どうしの間においてボイド17の発生を抑制し、また、発生し得るボイド17を拡大させず、非晶質シリコンを埋め込むことができる。
【0093】
非晶質シリコン膜中に酸素及び炭素の少なくともいずれかを導入することで非晶質シリコン膜の電気抵抗が上昇することがあるので、PD膜15どうしの間に、非晶質シリコンを埋め込んだ後は、シランのみを用いた成膜を行うことがより望ましい。これにより、電気抵抗の上昇が抑えられる。
【0094】
(第2実施例)
第2の実施形態に係る第2実施例の成膜方法では、第1実施例と同様のNAND型の不揮発性半導体記憶装置(半導体装置)におけるワード線の形成の際に、第2の実施形態に係る成膜方法が用いられる。
【0095】
すなわち、第2実施例の製造方法においては、IPD膜15の上面及び側面を覆うように、非晶質シリコン膜16を形成する際に、第2の実施形態に係る成膜方法が適用される。すなわち、ステップS110(ジシランを用いた低温の第1温度T1による第1膜110の形成)、ステップS120(水素を含む雰囲気中での昇温)、及び、図18に関して説明したステップS130(シランと亜酸化窒素ガスを用いた高温の第2温度T2による第2膜120の形成)が実施される。その他は、第1実施例と同様なので説明を省略する。
【0096】
すなわち、第2膜形成工程の最初に、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて、IPD膜15どうしの間に、P濃度が約3×1020cm−3で、酸素濃度が約1×1020cm−3の不純物を含む非晶質シリコン膜が、約6nmの厚さで形成される。この非晶質シリコン膜により、IPD膜15どうしの間が完全に埋め込まれる。
【0097】
この後、シランを用いて成膜を行い、リンを不純物として含む非晶質シリコン膜(厚さが44nm)が成膜される。
【0098】
これにより、非晶質シリコン膜16を結晶化した後にもボイド17を拡大させない。
そして、この後、第1実施例と同様の方法によって、第2実施例に係る成膜方法を適用した不揮発性半導体記憶装置が製造される。
【0099】
図19は、第2実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
図19に表したように、第2実施例に係る成膜方法でワード線となる非晶質シリコン膜16を形成した不揮発性半導体記憶装置(半導体装置202)においては、浮遊ゲートである非晶質シリコン層12どうしの間の細い凹部にIPD膜15が埋め込まれている。そして、そのIPD膜15どうしの間に、非晶質シリコン膜16が結晶化して形成された多結晶シリコン膜16aが埋め込まれている。この多結晶シリコン膜16aは、第1膜110及び第2膜120から形成されている。そして、第2膜120は、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて成膜された酸素含有膜121と、シランガスを用いて成膜された酸素非含有膜122と、を含む。
【0100】
IPD膜15どうしの間は、酸素含有膜121によって埋め込まれ、その上に、酸素非含有膜122が形成されている。これにより、IPD膜15どうしの間にボイド17を発生させず(ボイド17を拡大させず)、それと同時に、電気抵抗の上昇が抑えられる。
【0101】
上記の製造方法を採用することで、図16に表したように、第2実施例の非晶質シリコン膜302の表面粗さRaは約0.2nmであり、小さい。このように、第2実施例においても、ジシランによる成膜における平坦性(非晶質シリコン膜308の平坦性)を維持している。
【0102】
そして、図17に表したように、第2実施例の成膜方法を適用した半導体装置202においては、しきい値電圧Vthが低い書き込み不良ビットの発生数Nbが、第1実施例の場合よりもさらに少なく、しきい値電圧特性がそろった良好な半導体装置を提供することができる。これは、第2実施例において、シランと亜酸化窒素ガスを用いて成膜することにより、非晶質シリコン膜の形成の際に発生する可能性のあるボイド17の移動を抑制し、拡大させないことの効果である。
【0103】
図20は、第2実施例に係る成膜方法を用いて製造された別の半導体装置を例示する模式的断面図である。
図20に表したように、第2実施例に係る成膜方法でワード線となる非晶質シリコン膜16を形成した別の不揮発性半導体記憶装置(半導体装置202a)においては、IPD膜15どうしの間に、IPD膜15の形状に沿うように、酸素含有膜121が凹状に形成され、この酸素含有膜121の凹部に埋め込まれるように酸素非含有膜122の一部が形成されている。この場合も、IPD膜15どうしの間にボイド17を発生させず(ボイド17を拡大させず)、それと同時に、電気抵抗の上昇が抑えられる。このように、酸素含有膜121と酸素非含有膜122の形状は任意である。
【0104】
(第3の実施の形態)
本発明の第3の実施形態は、半導体装置の製造方法である。すなわち、本実施形態に係る製造方法は、それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法である。
【0105】
そして、本製造方法は、複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備える。このトランジスタ部のそれぞれは、例えば、図12に関して説明したトンネル絶縁膜11及び浮遊ゲート(例えば、非晶質シリコン層12により形成される)を含む。
【0106】
この導電層形成工程は、浮遊ゲート(例えば、非晶質シリコン層12により形成される)の側面上に設けられた絶縁膜(例えばIPD膜15)の上にジシラン及びトリシランの少なくともいずれかを用いて第1温度T1で第1膜110を形成する第1膜形成工程(ステップS110に相当する)と、絶縁膜(上記のIPD膜15)及び第1膜110を、水素を含む雰囲気中において、第1温度T1から、第1温度T1よりも高い第2温度T2に向けて昇温する昇温工程(ステップS120に相当する)と、この昇温の後に、第1膜110の上に、シランを用いて第2温度T2で第2膜120を形成する第2膜形成工程(ステップS130に相当する)と、を有する。
【0107】
これにより、表面の平坦性の優れたシリコン膜を形成でき、カップリングの低下の不良の発生を抑制し、しきい値電圧が均一な半導体装置を提供できる。
【0108】
(第4の実施の形態)
図21は、第4の実施形態に係る半導体装置の構成を例示する模式的断面図である。
すなわち、同図(b)及び(c)は、それぞれ同図(a)のA1−A2線断面及びB1−B2線断面の模式的断面図である。
【0109】
図21(a)、(b)及び(c)に表したように、本実施形態に係る不揮発性半導体記憶装置(半導体装置203)は、既に説明した不揮発性半導体記憶装置(半導体装置202)と同様の構成を有し、同様の手法によって作製される。
【0110】
半導体装置203は、第1トランジスタ部TR1と、第2トランジスタ部TR2と、IPD膜15(絶縁膜)と、第1導電層321と、第2導電層322と、を備える。
【0111】
第1トランジスタ部TR1は、半導体層SL(シリコン基板10)に設けられた第1ソース領域s1と、半導体層SLに設けられ、第1方向(X軸方向)において第1ソース領域s1に対向する第1ドレイン領域d1と、半導体層SLにおいて第1ソース領域s1と第1ドレイン領域d1との間に設けられた第1チャネル領域c1と、第1チャネル領域c1の上に設けられた第1トンネル絶縁膜11aと、第1トンネル絶縁膜11aの上に設けられた第1浮遊ゲート12aと、を有する。
【0112】
第2トランジスタ部TR2は、第1方向(X軸方向)に対して直交する第2方向(Y軸方向)において、第1トランジスタ部TR1に隣接する(隣り合う)。
第2トランジスタ部TR2は、半導体層SLに設けられた第2ソース領域s2と、半導体層SLに設けられ、第1方向において第2ソース領域s2に対向する第2ドレイン領域d2と、半導体層SLにおいて第2ソース領域s2と第2ドレイン領域d2との間に設けられた第2チャネル領域c2と、第2チャネル領域c2の上に設けられた第2トンネル絶縁膜11bと、第2トンネル絶縁膜11bの上に設けられた第2浮遊ゲート12bと、を有する。
【0113】
なお、第1トランジスタ部TR1及び第2トランジスタ部TR2のそれぞれのX軸方向における周囲には、層間絶縁膜ILDが設けられている。
【0114】
IPD膜15は、第1浮遊ゲート12aの第2浮遊ゲート12b側の側壁に接する第1部分15aと、第2浮遊ゲート12bの第1浮遊ゲート12a側の側壁に接する第2部分15bと、を有する。このように、第1部分15a及び第2部分15bは、既に説明したIPD膜15の一部である。
【0115】
第1導電層321は、上記の第1部分15aと第2部分15bとの間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。
【0116】
第2導電層322は、第1導電層321に接して設けられ、シリコンを含む。第2導電層322における酸素及び炭素の上記のいずれかの濃度は、第1導電層321よりも低い。
【0117】
すなわち、第1導電層321は、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。第2導電層322は、第1導電層321よりも、酸素及び炭素の少なくともいずれかの濃度が低く、シリコンを含む。
【0118】
第1導電層321は、少なくとも、IPD膜15の第1部分15aに接する第3部分と、IPD膜の第2部分15bに接する第4部分と、を有している。本具体例では、第2導電膜322は、第1導電膜321の上に設けられている。
【0119】
なお、第1トランジスタ部TR1と第2トランジスタ部TR1との間の半導体層SLには、素子分離絶縁膜(シリコン酸化膜14)が設けられている。シリコン酸化膜14の下部は、半導体層SLに埋め込まれている。シリコン酸化膜14の上端は、第1浮遊ゲート12a及び第2浮遊ゲート12bに接している。
【0120】
そして、IPD膜15は、第1浮遊ゲート12a及び第2浮遊ゲート12bの側面及び上面、並びに、シリコン酸化膜14の上面を連続して覆っている。
【0121】
第1導電層321は、図19に関して説明した酸素含有膜121である。すなわち、第1導電層321は、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて成膜されたシリコン膜を含む。
【0122】
第2導電層322は、図19に関して説明した酸素非含有膜122である。すなわち、第2導電層322は、シランガスを用いて成膜されたシリコン膜を含む。
【0123】
そして、第1導電層321及び第2導電層322は、第2膜120であり、ワード線となる多結晶シリコン膜16aに含まれる。
【0124】
このような構成を有する半導体装置203は、既に説明した第2実施形態に係る成膜方法を用いて形成することで、第1導電層321の形成においてボイド17の発生を抑制し、さらに、ボイド17の移動と拡大を抑制し、カップリングの低下の不良の発生を抑制する。そして、第2導電層322においては、酸素及び炭素の濃度は低く、抵抗値を上昇させないことで、動作特性を向上させ、動作特性のばらつきを抑制する。
【0125】
本実施形態に係る半導体装置203によれば、表面の平坦性の優れたシリコン膜を形成することで、不良が発生し難く、動作特性が良好な半導体装置が製造できる。
【0126】
図22は、第4の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
すなわち、同図(b)及び(c)は、それぞれ同図(a)のA1−A2線断面及びB1−B2線断面の模式的断面図である。
図22(a)、(b)及び(c)に表したように、本実施形態に係る別の不揮発性半導体記憶装置(半導体装置203a)は、既に説明した不揮発性半導体記憶装置(半導体装置202a)と同様の構成を有し、同様の手法によって作製される。
【0127】
本具体例においては、IPD膜15どうしの間に、IPD膜15の形状に沿うように、第1導電層321(酸素含有膜121)が凹状に形成され、この第1導電層321(酸素含有膜121)の凹部に埋め込まれるように第2導電層322(酸素非含有膜122)が形成されている。
【0128】
すなわち、第2導電層322の少なくとも一部は、上記の第1部分15aと第2部分15bとの間に設けられ、第2導電層322は、シリコンを含む。そして、第1導電層321は、第2導電層322と第1部分15aとの間、及び、第2導電層322と第2部分15bとの間、に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。そして、第1導電層321における酸素及び炭素の上記のいずれかの濃度は、第2導電層322よりも高い。
【0129】
この場合も、IPD膜15どうしの間にボイド17を発生させず(ボイド17を拡大させず)、それと同時に、電気抵抗の上昇が抑えられる。
【0130】
上記において、第1導電層321における酸素及び炭素の少なくともいずれかの濃度は、1×1019atoms・cm−3〜1×1020atoms・cm−3程度とすることが望ましい。1×1019atoms・cm−3よりも低いときは、添加の効果であるボイド17の拡大を抑制する効果が発揮され難く、また、1×1020atoms・cm−3よりも大きいときは、第1導電層321の抵抗値が過度に上昇する。
【0131】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【0132】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、成膜方法に用いられる各種のガス、基体、半導体装置に含まれるトランジスタ、浮遊ゲート、浮遊ゲート間絶縁膜(IPD膜)、導電層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0133】
その他、本発明の実施の形態として上述した成膜方法、半導体装置の製造方法及び半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての成膜方法、半導体装置の製造方法及び半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0134】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【0135】
10…シリコン基板、 11…トンネル絶縁膜、 11a…第1トンネル絶縁膜、 11b…第2トンネル絶縁膜、 12…非晶質シリコン層、 12a…第1浮遊ゲート、 12b…第2浮遊ゲート、 13…シリコン窒化膜、 14…シリコン酸化膜、 15…IPD膜(絶縁膜)、 15a…第1部分、 15b…第2部分、 16…非晶質シリコン膜、 16a…多結晶シリコン膜、 17…ボイド、 110…第1膜、 119a、119b、119c…シリコン膜、 120…第2膜、 120s…表面、 121…酸素含有層、 122…酸素非含有層、 150…基体、 201、202、202a、203、203a、209、209a…半導体装置、 301、302、308、309…非晶質シリコン膜、 321…第1導電層、 322…第2導電層、 BP…ベース圧力、 ILD…層間絶縁膜、 Nb…発生数、 OP…常圧、 Ps…圧力、 RT…室温、 SL…半導体層、 T1…第1温度、 T2…第2温度、 TR1…第1トランジスタ部、 TR2…第2トランジスタ部、 Tm…温度、 Vth…しきい値電圧、 c1、c2…第1及び第2チャネル領域、 d1、d2…第1及び第2ドレイン領域、 s1、s2…第1及び第2ソース領域
【技術分野】
【0001】
本発明は、成膜方法、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【0002】
半導体装置の絶縁膜としてシリコン酸化膜が多く用いられる。半導体装置の微細化に伴い、特に、微細な凹凸表面に表面の平坦性の優れたシリコン酸化膜を形成する技術が望まれている。
【0003】
例えば、浮遊ゲートを用いたNAND型不揮発性半導体記憶装置において、隣接するメモリセルの浮遊ゲートの側壁を覆うようにシリコン酸化膜のIPD(Inter Poly Dielectric)膜が形成され、IPD膜どうしの間にワード線となるシリコン膜が埋め込まれる。このシリコン膜の埋め込みには、シランガスが用いられることが多いが、この手法で形成されるシリコン膜の表面の平坦性は悪く、埋め込みが不完全になり易い。特に、メモリセルの微細化が進み、埋め込む凹部の幅が10nm以下となった場合には、完全に埋め込まれる前に凹部においてガスの供給不足が発生し最終的に凹部にボイドが残ってしまう。このボイドは、メモリセルのカップリング比を低下させ、メモリセルの正常な動作を妨げる。
【0004】
特許文献1には、アモルファスシリコンのHSG層の形成により静電容量を高めるようにされる半導体装置において、アモルファスシリコン膜の形成の初期にジシランを用いて低温で成膜した後に、シランを用いて高温で成膜する方法が開示されている。しかし、この方法を用いても表面の平坦性の優れたシリコン膜は得られない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2000−195795号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、基体上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、前記基体及び前記第1膜を、水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、を備えたことを特徴とする成膜方法が提供される。
【0008】
本発明の別の一態様によれば、それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法であって、前記複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備え、前記導電層形成工程は、前記浮遊ゲートの側面上に設けられた絶縁膜の上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【0009】
本発明の別の一態様によれば、半導体層に設けられた第1ソース領域と、前記半導体層に設けられ、第1方向において第1ソース領域に対向する第1ドレイン領域と、前記半導体層において前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1トンネル絶縁膜と、前記第1トンネル絶縁膜の上に設けられた第1浮遊ゲートと、を有する第1トランジスタ部と、前記第1方向に対して直交する第2方向において、前記第1トランジスタ部に隣接し、前記半導体層に設けられた第2ソース領域と、前記半導体層に設けられ、前記第1方向において前記第2ソース領域に対向する第2ドレイン領域と、前記半導体層において前記第2ソース領域と前記第2ドレイン領域との間に設けられた第2チャネル領域と、前記第2チャネル領域の上に設けられた第2トンネル絶縁膜と、前記第2トンネル絶縁膜の上に設けられた第2浮遊ゲートと、を有する第2トランジスタ部と、前記第1浮遊ゲートの前記第2浮遊ゲート側の側壁に接する第1部分、及び、前記第2浮遊ゲートの前記第1浮遊ゲート側の側壁に接する第2部分を有する絶縁膜と、前記第1部分と前記第2部分との間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む第1導電層と、前記第1導電層に接して設けられ、シリコンを含み、酸素及び炭素の前記いずれかの濃度が前記第1導電層よりも低い第2導電層と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【0010】
本発明によれば、表面の平坦性の優れたシリコン膜を形成する成膜方法、半導体装置の製造方法及び半導体装置が提供される。
【図面の簡単な説明】
【0011】
【図1】第1の実施形態に係る成膜方法を例示するフローチャート図である。
【図2】第1の実施形態に係る成膜方法を例示する模式図である。
【図3】第1の実施形態に係る成膜方法による成膜状態を例示する模式図である。
【図4】成膜状態を例示する模式図である。
【図5】第1比較例の成膜方法による成膜状態を例示する模式図である。
【図6】第2比較例の成膜方法による成膜状態を例示する模式図である。
【図7】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図8】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図9】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図10】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図11】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図12】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図13】第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
【図14】第1実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図15】第3比較例の成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図16】実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
【図17】実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
【図18】本発明の第2の実施形態に係る成膜方法を例示する模式図である。
【図19】第2実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
【図20】第2実施例に係る成膜方法を用いて製造された別の半導体装置を例示する模式的断面図である。
【図21】第4の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図22】第4の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【0012】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0013】
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る成膜方法を例示するフローチャート図である。 図1に表したように、本実施形態に係る成膜方法は、第1膜形成工程(ステップS110)と、昇温工程(ステップS120)と、第2膜形成工程(ステップS130)と、を備える。
【0014】
第1膜形成工程では、基体上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜が形成される。昇温工程では、基体及び第1膜が、水素を含む雰囲気中において、第1温度から、第1温度よりも高い第2温度に向けて昇温される。第2膜形成工程は、この昇温の後に、この第1膜上に、シランを用いて第2温度で第2膜が形成される。これにより、表面の平坦性の優れたシリコン膜を形成することができる。
【0015】
以下、本実施形態に係る成膜方法の例について説明する。
図2は、本発明の第1の実施形態に係る成膜方法を例示する模式図である。
すなわち、同図は、本実施形態の具体例の成膜方法における基体の温度Tmと、成膜時の反応管内の圧力Psと、ジシラン(Si2H6)ガスの流量と、シラン(SiH4)ガスの流量と、ホスフィン(PH3)ガスの流量と、水素(H2)ガスの流量と、の時間変化を例示している。すなわち、同図は、成膜のシーケンス図である。なお、成膜装置には、例えば減圧CVD装置が用いられる。
【0016】
図2に表したように、成膜装置内にウェーハ(基体)を導入し、例えば、温度Tmが300℃の状態(ステップS101)で、圧力Psを常圧OPから下げ、ベース圧力BPにした後、温度Tmを第1温度T1に昇温する。本具体例では、第1温度T1は、例えば400℃である。
【0017】
そして、圧力Psを例えば1Torrに設定して、ジシランガスを例えば200sccmの流量で反応管内に導入し、例えば約15分間の成膜を実施する(ステップS110)。これにより、ウェーハ上に、平均の厚さとして、例えば1ナノメートル(nm)〜2nmのノンドープの非晶質のシリコン膜(第1膜)が形成される。
【0018】
引き続き、ウェーハを反応管から出さず、圧力Psが例えば1Torr〜100Torrの水素雰囲気で、温度Tmを第2温度T2に昇温する(ステップS120)。本具体例では、第2温度T2は、例えば520℃である。この時の水素ガスの流量は、例えば2000sccmとされる。
【0019】
この昇温において、例えば水素雰囲気中ではなく真空中で昇温すると、平均の厚さが1nm〜2nmと薄い非晶質のシリコン膜(第1膜)が凝集し、シリコン膜の表面の粗さが悪化するが、このように、水素雰囲気で昇温することでこの凝集が抑制でき、表面の平坦性の優れた膜が得られる。この昇温における水素の圧力Psは、1Torr以上とすることが望ましい。これにより、温度Tmを520℃まで昇温しても、非晶質のシリコン膜(第1膜)において凝集は実質的に発生しない。
【0020】
その後、温度Tmが520℃で安定した後、水素ガスを排気し、そして、反応管内の圧力Psが例えば0.5Torrになるように、シランガス及びホスフィンガスを反応管内に導入する。この時のシランガスの流量は、例えば1000sccmである。ホスフィンガスには、例えば窒素に1%の濃度でホスフィンを含む希釈ホスフィンガスを用い、その流量は例えば120sccmとする。これにより、例えば25分間の成膜を行い、リンを不純物として含む非晶質のシリコン膜(第2膜)が形成される(ステップS130)。このシリコン膜(第2膜)の厚さは、例えば50nmである。
そして、ガスの供給を終了し、温度Tmを室温RTに戻し、圧力Psを常圧OPに戻して、成膜を終了する。
【0021】
このように、本実施形態に係る成膜方法においては、ジシラン及びトリシランの少なくともいずれかを用いた低温での第1膜形成工程と、水素雰囲気中での昇温工程と、シランを用いた高温での第2膜形成工程を組み合わせることで、表面の平坦性の優れた非晶質シリコン膜を均一に形成することができる。
【0022】
以下、比較例と対比して、本実施形態に係る成膜方法の効果について説明する。
図3は、本発明の第1の実施形態に係る成膜方法による成膜状態を例示する模式図である。
図4は、成膜状態を例示する模式図である。
本実施形態に係る成膜方法において、用いられる基体の材料及び形状は任意である。例えば、基体は、凹部(例えばトレンチ)を有することができる。以下では、基体が凹部を有する場合であり、図3及び図4における基体は、基体の凹部の表面として描かれる。
【0023】
図3(a)に表したように、本実施形態に係る成膜方法の第1膜形成工程では、基体150の上にジシラン及びトリシランの少なくともいずれかを用いて低温(第1温度T1)で第1膜110が形成される。第1膜110の平均の厚さは、1nm〜2nmであり、ほぼ平坦な非晶質シリコン膜が形成される。なお、図3(a)の基体150の表面は、基体150の凹部(トレンチなど)の側壁の表面である。
【0024】
その後、図3(b)に表したように、昇温工程では、基体150及び第1膜110を、水素を含む雰囲気中において、低温の第1温度T1から、高温の第2温度T2に昇温する。このとき、昇温の際の雰囲気が水素を含んでいるため、シリコン膜が凝集することがない。このため、第1膜110の平坦性はそのまま維持される。
【0025】
すなわち、図4(a)に表したように、第1膜形成工程により、基体150上に第1膜110としてシリコン(Si)が付着し、このシリコンの一部には水素(H)が結合されている。
【0026】
もし、水素を含まない雰囲気中で第1膜110を昇温すると、図4(b)に表したように、シリコンに結合していた水素がシリコンから離脱し、水素ガス(H2)となり排気される。このとき、水素が離脱したシリコンどうしの距離が短くなり、シリコンが凝集する。このため、もし、水素を含まない雰囲気中で第1膜110を昇温すると、第1膜110に凝集が起こり、昇温前の第1膜110の表面よりも、昇温後の第1膜110の表面の方が表面の平坦性は劣化する。
【0027】
これに対し、本実施形態のように、水素を含む雰囲気中で第1膜110を昇温すると、図4(c)に表したように、シリコンに結合している水素が離脱することが抑制される。このため、昇温中に第1膜110のシリコンが凝集することがなく、昇温しても第1膜110の表面の凹凸が拡大することがなく、第1膜110の表面の凹凸は小さいままである。すなわち、第2膜120を形成する前の第1膜110は平坦な膜である。
【0028】
その後、図3(c)に表したように、第2膜形成工程では、第1膜110の上に、シランを用いて高温の第2温度T2で第2膜120が形成される。このとき、第1膜110の表面の平坦性が優れているので、第2膜120の表面の平坦性も良好になる。例えば、第2膜120の表面120sの表面粗さRaは、0.2nm程度以下にすることができる。このように、本実施形態に係る成膜方法により、表面の平坦性の優れたシリコン膜を形成することができる。
【0029】
なお、昇温工程における水素の圧力Psは、1Torr以上とすることが望ましい。これにより、温度Tmを520℃まで昇温しても、非晶質のシリコン膜(第1膜110)における凝集が抑制され、凝集が実質的に発生せず、第1膜110の表面の平坦性が良好になり、その上に形成する第2膜120の表面の平坦性を良好することができる。
【0030】
(第1比較例)
第1比較例においては、シリコン膜を形成する際に、基体150の上にシランを用いて成膜を行う。
【0031】
例えば、温度Tmが520℃で、圧力Psが0.5Torrの条件で、シランガス、及び、1%の窒素希釈したホスフィンガスを用い、シランガスの流量を1000sccmとし、ホスフィンガスの流量を100sccmとし、約30分間の成膜を行い、リンを不純物として含む非晶質のシリコン膜を形成する。このシリコン膜の厚さは、約50nmである。すなわち、第1比較例の成膜方法では、成膜の初期からシランを用いて成膜を行う。
【0032】
図5は、第1比較例の成膜方法による成膜状態を例示する模式図である。
図5(a)に表したように、シランを用いて基体150の上にシリコン膜119aを形成すると、成膜の初期の段階でシリコン膜119aは、島状に成長する。
【0033】
このため、図5(b)に表したように、シランを用いた成膜を続けると、初期のシリコン膜119aの島状の形状のままシリコン膜119bが成長する。
【0034】
そして、図5(c)に表したように、最終的に得られるシリコン膜119cの表面120sは、初期の島状の形状を反映して、平坦性の悪い膜となる。このシリコン膜119cは、表面粗さが比較的小さい非晶質であるにも係わらず、シリコン膜119cの表面の凹凸は大きい。例えば、第1比較例においては、シリコン膜119cの表面の表面粗さRaは、0.5nm程度になる。このように、第1比較例の成膜方法では、平坦な非晶質シリコン膜が得られない。
【0035】
シランを用いた成膜の場合、ステップカバレッジは良いものの成膜初期から平坦性が悪いために、埋め込みを行うスペース上部に局所的に狭い場所が発生するためにガスの閉塞が起こりやすい。スペース上部で局所的にオーバーハングとなったり、塞がったりする箇所が発生すると、結果的にスペース内にボイドが残ってしまう。このように、成膜初期で平坦なシリコン膜を形成することが、ボイドを減らすためには必須である。
【0036】
(第2比較例)
第2比較例においては、本実施形態に係る成膜方法における昇温工程を、水素ガスを含まない雰囲気中で行うものである。すなわち、第2比較例においては、基体150の上にジシランを用いて低温で第1膜110を形成し、水素を含まない雰囲気中(例えば真空中)で昇温し、その後、高温で、シランを用いて第2膜120を形成する。第2比較例の条件は、昇温工程を除いて、本実施形態に係る上記の成膜方法と同じ条件である。
【0037】
図6は、第2比較例の成膜方法による成膜状態を例示する模式図である。
図6(a)に表したように、第2比較例の第1膜形成工程では、基体150の上にジシランを用いて低温(第1温度T1)で第1膜110が形成される。第1膜110は、ほぼ平坦な非晶質シリコン膜となる。
【0038】
その後、図6(b)に表したように、昇温工程では、基体150及び第1膜110を、水素を含まない雰囲気中(真空中)で昇温する。このため、図4(b)に関して説明したように、シリコンに結合していた水素がシリコンから離脱し、シリコンが凝集する。このため、図6(b)に表したように、昇温後の第1膜110は島状となり、第1膜110の表面は凹凸状になる。
【0039】
その後、図6(c)に表したように、第2膜形成工程では、凹凸を有する第1膜110の上に、シランを用いて高温(第2温度T2)で第2膜120を形成すると、第2膜120の表面120sは凹凸状になる。このため、第2比較例の成膜方法では、平坦なシリコン膜が得られない。
【0040】
これに対し、本実施形態に係る成膜方法では、成膜の初期にジシラン(及びトリシランの少なくともいずれか)を用いて第1膜110を形成し、水素雰囲気中で昇温し、その後、シランを用いて第2膜120を成膜することで、平坦なシリコン膜が得られる。
【0041】
成膜の初期にシランを用いると、第1比較例に関して説明したように、島状の膜が成長し、平坦な膜が得られないため、成膜の初期には、ジシラン及びトリシランの少なくともいずれかを用いる。
【0042】
そして、ジシラン及びトリシランを用いた成膜は、比較的低温である第1温度T1で行う。第1温度T1は、380℃以上420℃以下であり、より具体的には400℃である。380℃よりも低い温度の場合には、成膜が起こらないか、成膜速度自体が非常に遅くなる。420℃より高い温度の場合には、膜厚均一性が悪い上、成膜速度が早すぎ1nm〜2nmの膜厚制御には適さない。
【0043】
ジシラン及びトリシランは、シランに比べて成膜の際の面内(例えばウェーハ面内)の均一性が低く、埋め込み性も悪いため、必要とされるシリコン膜の厚さの全てを、ジシラン及びトリシランの少なくともいずれかを用いて行うことは望ましくない。また、ジシラン及びトリシランの成膜速度は遅いため、必要とされるシリコン膜の厚さの全てを、ジシラン及びトリシランの少なくともいずれかを用いて行うと生産性が低下し、実用的でない。このため、必要とされるシリコン膜の厚さのほとんどは、面内の均一性に優れ、成膜速度も高いシランを用いて成膜することが望ましい。
【0044】
シランを用いた成膜は、比較的高温である第2温度T2で行う。第2温度T2は、例えば490℃以上550℃以下であり、より具体的には520℃である。490℃よりも低い温度の場合には、成膜が起こらないか、速度自体が非常に遅くなる。550℃よりも高い温度の場合には、膜厚均一性が悪い上、膜厚の制御性が悪化する。
【0045】
このように、成膜の初期をジシラン及びトリシランの少なくともいずれかを用いて実施し(第1膜形成工程を実施する)、その後、引き続き成膜の残りの部分を、シランを用いて実施する(第2膜形成工程を実施する)場合、温度を第1温度T1から、第2温度T2に昇温する。このような成膜方法は、例えば特許文献1にも記載されている。しかしながら、この昇温中の雰囲気を制御することで成膜されたシリコン膜の表面の平坦性が制御できることは、従来知られていなかった。
【0046】
すなわち、発明者は、第1膜形成工程と第2膜形成工程との間の昇温工程における雰囲気を変えた実験を行った。そして、昇温工程中の雰囲気を水素含む雰囲気とした場合に、得られる膜の平坦性が向上できることを初めて見出した。本発明はこの初めて見出された知見に基づいてなされたものである。
【0047】
本発明の実施形態による表面の平坦性の優れた膜が得られる効果は、特に、基体150が、アスペクト比が高いトレンチやホール等を有し、このようなトレンチやホールなどの細い隙間の内側面にシリコン膜を良好な平坦性で形成する際に、効果的に発揮される。
【0048】
すなわち、細い隙間の内側面に、成膜の初期にジシラン(及びトリシランの少なくともいずれか)を用いてシード層となる第1膜110を1nm〜2nmの厚さ(平均の厚さ)で成膜し、その後、水素を含む雰囲気中で昇温し第1膜110の凝集を抑制し、その後、連続して、高温でシランを用いて成膜を行うことで、ジシランで得られる良好な表面平坦性と、シランで得られる良好なステップカバレッジ及び面内均一性と、を両立させることができる。これにより、細い隙間の中に発生しやすいボイド(空孔)の発生を大幅に抑制できる。
【0049】
ジシランを用いた成膜は面内の均一性も悪く、カバレッジも決して良くは無いが、発明者の実験によると、ジシランを初期の1nm〜2nm程度で成膜しさえすれば、その後シランでの成膜を連続的に行うことで、表面粗さRaが約0.2nm程度以下の良好な表面状態を維持できることが分かった。
【0050】
このように、第1膜110の平均の厚さは、1nm以上、2nm以下が望ましい。第1膜110の平均の厚さが1nmよりも薄い場合は、ジシラン及びトリシランの少なくともいずれかによって成膜することで第1膜110及び第2膜120の表面の表面粗さが減少する効果が小さくなることがある。また、第1膜110の厚さが2nmよりも厚い場合は、ジシラン及びトリシランの成膜において面内分布が悪化する場合がある。
【0051】
(第1実施例)
以下、第1の実施形態に係る第1実施例の成膜方法について説明する。
本実施例では、NAND型の不揮発性半導体記憶装置(半導体装置)におけるワード線の形成の際に、本実施形態に係る成膜方法が用いられる。
【0052】
図7(a)及び図7(b)〜図13(a)及び図13(b)は、第1実施例に係る半導体装置の製造方法を例示する工程順模式図である。
ここで、半導体装置が形成される基板の主面に対して垂直方向をZ軸方向とする。そして、Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向とY軸方向とに垂直な方向をY軸方向とする。本実施例の半導体装置は、浮遊ゲートを有するNAND型の不揮発性半導体装置である。NANDストリングの延在方向をX軸方向とする。不揮発性半導体記憶装置のワード線の延在方向が、Y軸方向となる。
図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)及び図13(a)は模式的平面図(Z軸方向から見た平面図)であり、図7(b)、図8(b)、図9(b)、図10(b)、図11(b)、図12(b)及び図13(b)は、上記の各図のA−A’線断面の模式的断面図(Z−Y平面で切断したときの断面図)である。
【0053】
図7(a)及び図7(b)に表したように、例えば、シリコン基板10に酸化処理を行い、シリコン基板10の上に、厚さが約8nmのトンネル絶縁膜11を形成する。トンネル絶縁膜11には、シリコン酸化膜が用いられる。
トンネル絶縁膜11の上に、浮遊ゲートとなる、厚さが約90nmの非晶質シリコン層12を形成する。この非晶質シリコン層12には、不純物を含んだ非晶質シリコンが用いられる。
続いて、この非晶質シリコン膜の上に、ハードマスクとなる、厚さが約100nmのシリコン窒化膜13を形成する。このシリコン窒化膜13は、後にCMPのストッパとなる。
【0054】
その後、図8(a)及び図8(b)に表したように、リソグラフィ及びドライエッチング技術を用いて、上記の不純物を含む非晶質シリコン層12及びシリコン基板10をエッチングする。エッチングされたシリコン基板10は、後に素子分離領域となる。
【0055】
その後、図9(a)及び図9(b)に表したように、シリコン基板10の素子分離となる領域にポリシラザン膜を埋め込み、例えば550℃程度の水蒸気雰囲気下で熱処理を行い、ポリシラザン膜を酸化してシリコン酸化膜14を形成する。
【0056】
その後、図10(a)及び図10(b)に表したように、CMP処理を実施して、ハードマスクとなるシリコン窒化膜13まで平坦化する。そして、ハードマスクとして機能したシリコン窒化膜13を、例えばホットリン酸等の処理で除去する。さらに、バッファードフッ酸等を用いた処理を実施し、ポリシラザンによるシリコン酸化膜14の高さが、浮遊ゲートである非晶質シリコン層12の高さの約1/3程度の高さになるように、ポリシラザンによるシリコン酸化膜14をエッチングする。
【0057】
なお、このポリシラザンによるシリコン酸化膜14のエッチング量(シリコン酸化膜14の高さ)は、不揮発性半導体記憶装置の特性に影響を与える。すなわち、後にIPD膜の容量と、トンネル絶縁膜の容量と、の比率、すなわちカップリング比が、このシリコン酸化膜14のエッチング量(シリコン酸化膜14の高さ)により決定される。
【0058】
その後、図11(a)及び図11(b)に表したように、上記の構造の上にIPD膜15を形成する。IPD膜15には、誘電率と高電界側のリーク電流の特性との観点で優れる、例えばシリコン酸窒化膜が用いられる。
【0059】
その後、図12(a)及び図12(b)に表したように、IPD膜15の上面及び側面を覆うように、非晶質シリコン膜16を形成する。この非晶質シリコン膜16の形成に、本実施形態に係る成膜方法が適用される。すなわち、既に説明したステップS110(ジシラン及びトリシランの少なくともいずれかを用いた低温の第1温度T1による第1膜110の形成)、ステップS120(水素を含む雰囲気中での昇温)、及び、ステップS130(シランを用いた高温の第2温度T2による第2膜120の形成)が実施される。
これにより、表面の平坦性の優れたシリコン膜によるワード線となる導電膜が形成できる。
【0060】
その後、図13(a)及び図13(b)に表したように、素子分離加工と同様に、ハードマスクを形成した後、リソグラフィとドライエッチング技術を用いて、上記の素子分離領域に対して直交する方向に上記の導電膜をパターニングし、ワード線を形成する。そして、このハードマスクを除去し、これにより、NAND型の不揮発性半導体装置のセル構造が完成する。
なお、上記の不純物を含んだ非晶質シリコン膜16は、上記のハードマスクの形成の前や後に行われる熱処理により、多結晶シリコン膜になる。
【0061】
なお、不揮発性半導体記憶装置におけるソース線の形成や選択ゲート等の形成方法は、省略する。
【0062】
図14は、第1実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
図14に表したように、第1実施例に係る成膜方法でワード線となる非晶質シリコン膜16を形成した不揮発性半導体記憶装置(半導体装置201)においては、浮遊ゲートである非晶質シリコン層12どうしの間の細い凹部にIPD膜15が埋め込まれている。そして、そのIPD膜15どうしの間に、非晶質シリコン膜16が結晶化して形成された多結晶シリコン膜16aが埋め込まれている。この多結晶シリコン膜16aは、第1膜110及び第2膜120から形成されている。
【0063】
同図に表したように、IPD膜15どうしの間の細い隙間の凹部においても、ボイドの発生はなく、多結晶シリコン膜16aが良好に埋め込まれている。
【0064】
これにより、多結晶シリコン膜16aは、それぞれのメモリセルのトランジスタのゲート電極として正常に動作することができ、所望の特性の不揮発性半導体記憶装置(半導体装置201)が得られる。
【0065】
このように、本実施例に係る半導体装置(不揮発性半導体記憶装置)の製造方法によれば、ステップS110(ジシラン及びトリシランの少なくともいずれかを用いた低温の第1温度T1による第1膜110の形成)、ステップS120(水素を含む雰囲気中での昇温)、及び、ステップS130(シランを用いた高温の第2温度T2による第2膜120の形成)が実施されることで、表面の平坦性の優れたシリコン膜が形成できる。これにより、IPD膜15どうしの間の狭い凹部に非晶質シリコン膜16を埋め込む際に、ボイドなどが実質的に発生しない。
【0066】
不揮発性半導体記憶装置の素子が微細化し、浮遊ゲートの最小寸法が30nm以下となると、浮遊ゲートどうしの間の凹部の埋め込み部の幅は例えば10nm以下になる。そして、このように微細な素子においてもカップリング比を確保するために、浮遊ゲートどうしの間に設ける凹部の深さ(段差)は、例えば50nm程度とされる。そして、凹部のアスペクト比が高いため、凹部の壁面はほぼ垂直となる。本実施形態に係る成膜方法によれば、このように素子が微細化された場合においても、ボイドなどの発生を抑えて、狭い凹部に非晶質シリコン膜16を埋め込むことができる。
【0067】
(第3比較例)
第3比較例の不揮発性半導体記憶装置の製造方法においては、図7(a)及び図7(b)〜図11(a)及び図11(b)の工程は、本実施形態に係る製造方法と同様なので説明を省略する。比較例の製造方法においては、図12(a)及び図12(b)に関して説明した工程、すなわち、IPD膜15の上に非晶質シリコン膜16を形成する工程において、成膜の初期からシランガスを用いる。すなわち、本実施形態に係る成膜方法における第1膜形成工程と昇温工程とを実施せず、第2膜形成工程に相当する工程のみが実施される。
【0068】
この場合には、図6に関して説明したように、非晶質シリコン膜16は、初期の段階で島状に成長し、その結果、表面の凹凸が大きくなる。このため、IPD膜15どうしの間の狭い凹部に非晶質シリコン膜16を埋め込む際に、ボイドが発生し易い。
【0069】
図15は、第3比較例の成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
すなわち、同図(a)は、非晶質シリコン膜16を形成した後の不揮発性半導体記憶装置(半導体装置209a)の状態を例示し、同図(b)は、非晶質シリコン膜16を熱処理して多結晶シリコン膜16aを形成した後の不揮発性半導体記憶装置(半導体装置209)の状態を例示している。
【0070】
図15(a)に表したように、第3比較例の成膜方法で非晶質シリコン膜16を形成した場合、IPD膜どうしの間の狭い凹部にボイド17が発生する。
【0071】
発明者の実験によると、この非晶質シリコン膜16のボイド17は、非晶質シリコン膜16中において、ランダムな場所に発生する。また、セル最小スペース(ここでは浮遊ゲートである非晶質シリコン層12どうしの間隔)が10nm以下になると、このボイド17が発生することも分かった。そして、ボイド17は、非晶質シリコン膜16を成膜した直後では、IPD膜15どうしの間のほぼ中央部に存在し、ボイド17はIPD膜15に接していない。
【0072】
図15(b)に表したように、熱処理を行い非晶質シリコン膜16から多結晶シリコン膜16aを形成すると、ボイド17が拡大する。すなわち、成膜直後のボイド17が、熱処理中におけるシリコンの移動により、互いに連結され、また、ボイド17の形状が球形に近い形状になる。このため、熱処理後は、ボイド17の一部は、IPD膜15の壁面に接触する。
【0073】
このように、ボイド17がIPD膜15に接触すると、その部分では、多結晶シリコン膜16aである電極がIPD膜に接触していないセルが発生する。このため、メモリセルトランジスタのカップリング比がメモリセル毎にばらつく。また、一部のメモリセルで所定の電圧をワード線(多結晶シリコン膜16a)に加えても正常に書き込めなくなるものが発生する。その結果、メモリセルのしきい値電圧もばらついてしまう。このように、第3比較例の成膜方法を用いた場合には、不揮発性半導体記憶装置(半導体装置209)においては、正常な動作が行われない。
【0074】
第3比較例の成膜方法では、ステップカバレッジの良いシランガスを用いて非晶質シリコン膜16を形成するので、比較的平滑な表面が得られるため、浮遊ゲートどうしの間の距離が50nm程度以上の広い凹部に非晶質シリコン膜16を形成する場合には、大きな問題は生じない。しかしながら、素子が微細化し、浮遊ゲートの最小寸法が30nm以下であり、浮遊ゲートどうしの間の凹部の埋め込み部の幅が例えば10nm以下になると、第3比較例の成膜方法では、狭い凹部への非晶質シリコン膜16の埋め込みが困難になり、上記のような問題が発生する。
【0075】
図16は、実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
すなわち、同図は、第1実施例の成膜方法によって形成された非晶質シリコン膜301と、第3比較例の成膜方法によって形成された非晶質シリコン膜309の表面粗さRaを示す図である。なお、同図には、後述する第2実施例の成膜方法によって形成された非晶質シリコン膜302、及び、ジシランだけを用いる成膜方法によって形成された非晶質シリコン膜308の表面粗さRaも合わせて表されている。
【0076】
第1実施例の非晶質シリコン膜301は、ジシラン(Si2H6)を用いて平均の厚さが1nmの第1膜110を形成した後に、シラン(SiH4)を用いて厚さが9nmの第2膜120が形成されたものである。
第3比較例の非晶質シリコン膜309は、シラン(SiH4)を用いて厚さが10nmの非晶質シリコン膜が形成されたものである。
非晶質シリコン膜308は、ジシラン(Si2H6)を用いて厚さが10nmの非晶質シリコン膜が形成されたものである。
【0077】
図16に表したように、第1実施例の非晶質シリコン膜301の表面粗さRaは約0.2nmであり、第3比較例の非晶質シリコン膜309の表面粗さRaの約0.5nmに比べて大幅に小さくなっている。そして、非晶質シリコン膜301の表面粗さRaは、ジシラン(Si2H6)のみを用いて成膜された非晶質シリコン膜308の表面粗さRaとほぼ同じである。すなわち、成膜の初期においてジシランを用いることで、ジシランが有する平坦性(小さな表面粗さ)を、その後にシランを用いて成膜した場合にも維持できる。これにより、細い隙間においても、ガスの供給不足が生じてボイド17が発生することを大幅に抑制することができる。
【0078】
図17は、実施例及び比較例に係る成膜方法の特性を例示するグラフ図である。
すなわち、同図は、第1実施例の成膜方法を適用した不揮発性半導体記憶装置(半導体装置201)、及び、第3比較例の成膜方法を適用した不揮発性半導体記憶装置(半導体装置209)の特性を例示している。横軸はしきい値電圧Vthであり、縦軸は発生数Nbである。なお、同図には、後述する第2実施例の成膜方法を適用した不揮発性半導体記憶装置(半導体装置202)の特性も合わせて例示している。
【0079】
図17に表したように、第3比較例の成膜方法を適用した半導体装置209においては、しきい値電圧Vthが低い書き込み不良ビットの発生数Nbが大きい。これは、第3比較例においては、非晶質シリコン膜16の表面の平坦性が悪く、非晶質シリコン膜16中にボイド17が形成され、さらに、このボイドが熱処理中に拡大し、このために、カップリング比が低下するためである。
【0080】
これに対し、第1実施例の成膜方法を適用した半導体装置201においては、しきい値電圧Vthが低い書き込み不良ビットの発生数Nbを大幅に減らすことができる。
【0081】
(第2の実施形態)
図18は、本発明の第2の実施形態に係る成膜方法を例示する模式図である。
すなわち、同図は、本実施形態の具体例の成膜方法における基体の温度Tmと、成膜時の反応管内の圧力Psと、ジシラン(Si2H6)ガスの流量と、シラン(SiH4)ガスの流量と、ホスフィン(PH3)ガスの流量と、亜酸化窒素(N2O)ガスの流量と、水素(H2)ガスの流量と、の時間変化を例示している。
【0082】
図18に表したように、第2の実施形態に係る成膜方法においては、第2膜形成工程において、亜酸化窒素(N2O)ガスをさらに用いる。これ以外は、第1の実施形態と同様なので説明を省略する。
【0083】
本実施形態に係る成膜方法の第2膜成形工程では、既に説明した第1膜形成工程及び昇温工程の実施の後に、温度Tmが520℃の状態で、水素ガスを排気し、それと同時に、反応管内の圧力Psが例えば0.5Torrになるように、シランガス、ホスフィンガス及び亜酸化窒素ガスを反応管内に導入する。この時のシランガスの流量は、例えば1000sccmである。ホスフィンガスには、例えば窒素に1%の濃度でホスフィンを含む希釈ホスフィンガスを用い、その流量は例えば120sccmとする。そして、亜酸化窒素ガスの流量は、例えば2sccmとする。この状態で、約5分間の成膜を行う。これにより、第1膜110の上に、P(リン)濃度が約3×1020cm−3で、酸素濃度が約1×1020cm−3の不純物を含む非晶質シリコン膜が、約6nmの厚さで形成される。この非晶質シリコン膜は、第2膜120の一部である。
【0084】
この後、亜酸化窒素ガスの供給を停止し、その他のガスの供給はそのままの状態で、約20分間の成膜を行う。これにより、第2膜120の残りの部分として、リンを不純物として含む非晶質シリコン膜(厚さが44nm)が成膜される。
【0085】
このように、本実施形態においては、第2膜形成工程は、シランと、酸素を含むガスと、を用いて第2膜120の一部を形成する工程を含む。
【0086】
このように、第2膜120の一部の形成において、シランと、酸素を含むガス(例えば亜酸化窒素)と、を用いて成膜を行うことで、成膜された非晶質シリコンに形成されるボイド17が拡大されることを抑制する効果がある。
【0087】
例えば、図14に関して説明したように、第1の実施形態(第1実施例)に係る成膜方法により、狭い隙間(凹部)に非晶質シリコン膜を形成した場合に、成膜された非晶質シリコン中におけるボイド17の発生は大幅に抑制される。しかし、第1の実施形態(第1実施例)に係る成膜方法を用いた場合においても、もし、成膜された非晶質シリコン膜中にボイド17が発生した場合には、非晶質シリコン膜を熱処理して結晶化させる際に、このボイド17が拡大し、不良を引き起こすことが考えられる。
【0088】
この時、本実施形態に係る成膜方法では、第2膜120の成膜の一部に酸素を含むガスを用いることで、発生したボイド17を固定化させ、ボイド17が移動して拡大することを抑制する。
【0089】
発明者による実験の結果、細い隙間の間に非晶質シリコン膜を埋め込む際に、非晶質シリコン膜に、微量(例えば1×1019atoms・cm−3〜1×1020atoms・cm−3程度)の酸素または炭素を導入することにより、結晶化に伴うボイド17の移動が大幅に抑制でき、ボイド17が拡大しないことが分かった。
【0090】
酸素または炭素を非晶質シリコンに微量導入することで、狭い隙間に成膜するときに発生しやすいボイド17の移動と拡大が抑制される現象は、従来知られておらず、発明者による実験により初めて見出されたものである。本発明は、この新たに見出された知見に基づいてなされたものである。
【0091】
すなわち、第2の実施形態に係る成膜方法においては、第2膜形成工程は、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて第2膜120の少なくとも一部を形成する工程を含む。
【0092】
上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いた成膜は、第2膜120の初期の成膜の一部として実施されることが望ましい。例えば、IPD膜15どうしの間に非晶質シリコンを埋め込む際に、上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いた成膜を実施し、さらに、その上に非晶質シリコンを成膜する際には、シランのみを用いた成膜を行うことができる。IPD膜15どうしの間に、上記の、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて非晶質シリコンを成膜することで、IPD膜15どうしの間においてボイド17の発生を抑制し、また、発生し得るボイド17を拡大させず、非晶質シリコンを埋め込むことができる。
【0093】
非晶質シリコン膜中に酸素及び炭素の少なくともいずれかを導入することで非晶質シリコン膜の電気抵抗が上昇することがあるので、PD膜15どうしの間に、非晶質シリコンを埋め込んだ後は、シランのみを用いた成膜を行うことがより望ましい。これにより、電気抵抗の上昇が抑えられる。
【0094】
(第2実施例)
第2の実施形態に係る第2実施例の成膜方法では、第1実施例と同様のNAND型の不揮発性半導体記憶装置(半導体装置)におけるワード線の形成の際に、第2の実施形態に係る成膜方法が用いられる。
【0095】
すなわち、第2実施例の製造方法においては、IPD膜15の上面及び側面を覆うように、非晶質シリコン膜16を形成する際に、第2の実施形態に係る成膜方法が適用される。すなわち、ステップS110(ジシランを用いた低温の第1温度T1による第1膜110の形成)、ステップS120(水素を含む雰囲気中での昇温)、及び、図18に関して説明したステップS130(シランと亜酸化窒素ガスを用いた高温の第2温度T2による第2膜120の形成)が実施される。その他は、第1実施例と同様なので説明を省略する。
【0096】
すなわち、第2膜形成工程の最初に、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて、IPD膜15どうしの間に、P濃度が約3×1020cm−3で、酸素濃度が約1×1020cm−3の不純物を含む非晶質シリコン膜が、約6nmの厚さで形成される。この非晶質シリコン膜により、IPD膜15どうしの間が完全に埋め込まれる。
【0097】
この後、シランを用いて成膜を行い、リンを不純物として含む非晶質シリコン膜(厚さが44nm)が成膜される。
【0098】
これにより、非晶質シリコン膜16を結晶化した後にもボイド17を拡大させない。
そして、この後、第1実施例と同様の方法によって、第2実施例に係る成膜方法を適用した不揮発性半導体記憶装置が製造される。
【0099】
図19は、第2実施例に係る成膜方法を用いて製造された半導体装置を例示する模式的断面図である。
図19に表したように、第2実施例に係る成膜方法でワード線となる非晶質シリコン膜16を形成した不揮発性半導体記憶装置(半導体装置202)においては、浮遊ゲートである非晶質シリコン層12どうしの間の細い凹部にIPD膜15が埋め込まれている。そして、そのIPD膜15どうしの間に、非晶質シリコン膜16が結晶化して形成された多結晶シリコン膜16aが埋め込まれている。この多結晶シリコン膜16aは、第1膜110及び第2膜120から形成されている。そして、第2膜120は、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて成膜された酸素含有膜121と、シランガスを用いて成膜された酸素非含有膜122と、を含む。
【0100】
IPD膜15どうしの間は、酸素含有膜121によって埋め込まれ、その上に、酸素非含有膜122が形成されている。これにより、IPD膜15どうしの間にボイド17を発生させず(ボイド17を拡大させず)、それと同時に、電気抵抗の上昇が抑えられる。
【0101】
上記の製造方法を採用することで、図16に表したように、第2実施例の非晶質シリコン膜302の表面粗さRaは約0.2nmであり、小さい。このように、第2実施例においても、ジシランによる成膜における平坦性(非晶質シリコン膜308の平坦性)を維持している。
【0102】
そして、図17に表したように、第2実施例の成膜方法を適用した半導体装置202においては、しきい値電圧Vthが低い書き込み不良ビットの発生数Nbが、第1実施例の場合よりもさらに少なく、しきい値電圧特性がそろった良好な半導体装置を提供することができる。これは、第2実施例において、シランと亜酸化窒素ガスを用いて成膜することにより、非晶質シリコン膜の形成の際に発生する可能性のあるボイド17の移動を抑制し、拡大させないことの効果である。
【0103】
図20は、第2実施例に係る成膜方法を用いて製造された別の半導体装置を例示する模式的断面図である。
図20に表したように、第2実施例に係る成膜方法でワード線となる非晶質シリコン膜16を形成した別の不揮発性半導体記憶装置(半導体装置202a)においては、IPD膜15どうしの間に、IPD膜15の形状に沿うように、酸素含有膜121が凹状に形成され、この酸素含有膜121の凹部に埋め込まれるように酸素非含有膜122の一部が形成されている。この場合も、IPD膜15どうしの間にボイド17を発生させず(ボイド17を拡大させず)、それと同時に、電気抵抗の上昇が抑えられる。このように、酸素含有膜121と酸素非含有膜122の形状は任意である。
【0104】
(第3の実施の形態)
本発明の第3の実施形態は、半導体装置の製造方法である。すなわち、本実施形態に係る製造方法は、それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法である。
【0105】
そして、本製造方法は、複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備える。このトランジスタ部のそれぞれは、例えば、図12に関して説明したトンネル絶縁膜11及び浮遊ゲート(例えば、非晶質シリコン層12により形成される)を含む。
【0106】
この導電層形成工程は、浮遊ゲート(例えば、非晶質シリコン層12により形成される)の側面上に設けられた絶縁膜(例えばIPD膜15)の上にジシラン及びトリシランの少なくともいずれかを用いて第1温度T1で第1膜110を形成する第1膜形成工程(ステップS110に相当する)と、絶縁膜(上記のIPD膜15)及び第1膜110を、水素を含む雰囲気中において、第1温度T1から、第1温度T1よりも高い第2温度T2に向けて昇温する昇温工程(ステップS120に相当する)と、この昇温の後に、第1膜110の上に、シランを用いて第2温度T2で第2膜120を形成する第2膜形成工程(ステップS130に相当する)と、を有する。
【0107】
これにより、表面の平坦性の優れたシリコン膜を形成でき、カップリングの低下の不良の発生を抑制し、しきい値電圧が均一な半導体装置を提供できる。
【0108】
(第4の実施の形態)
図21は、第4の実施形態に係る半導体装置の構成を例示する模式的断面図である。
すなわち、同図(b)及び(c)は、それぞれ同図(a)のA1−A2線断面及びB1−B2線断面の模式的断面図である。
【0109】
図21(a)、(b)及び(c)に表したように、本実施形態に係る不揮発性半導体記憶装置(半導体装置203)は、既に説明した不揮発性半導体記憶装置(半導体装置202)と同様の構成を有し、同様の手法によって作製される。
【0110】
半導体装置203は、第1トランジスタ部TR1と、第2トランジスタ部TR2と、IPD膜15(絶縁膜)と、第1導電層321と、第2導電層322と、を備える。
【0111】
第1トランジスタ部TR1は、半導体層SL(シリコン基板10)に設けられた第1ソース領域s1と、半導体層SLに設けられ、第1方向(X軸方向)において第1ソース領域s1に対向する第1ドレイン領域d1と、半導体層SLにおいて第1ソース領域s1と第1ドレイン領域d1との間に設けられた第1チャネル領域c1と、第1チャネル領域c1の上に設けられた第1トンネル絶縁膜11aと、第1トンネル絶縁膜11aの上に設けられた第1浮遊ゲート12aと、を有する。
【0112】
第2トランジスタ部TR2は、第1方向(X軸方向)に対して直交する第2方向(Y軸方向)において、第1トランジスタ部TR1に隣接する(隣り合う)。
第2トランジスタ部TR2は、半導体層SLに設けられた第2ソース領域s2と、半導体層SLに設けられ、第1方向において第2ソース領域s2に対向する第2ドレイン領域d2と、半導体層SLにおいて第2ソース領域s2と第2ドレイン領域d2との間に設けられた第2チャネル領域c2と、第2チャネル領域c2の上に設けられた第2トンネル絶縁膜11bと、第2トンネル絶縁膜11bの上に設けられた第2浮遊ゲート12bと、を有する。
【0113】
なお、第1トランジスタ部TR1及び第2トランジスタ部TR2のそれぞれのX軸方向における周囲には、層間絶縁膜ILDが設けられている。
【0114】
IPD膜15は、第1浮遊ゲート12aの第2浮遊ゲート12b側の側壁に接する第1部分15aと、第2浮遊ゲート12bの第1浮遊ゲート12a側の側壁に接する第2部分15bと、を有する。このように、第1部分15a及び第2部分15bは、既に説明したIPD膜15の一部である。
【0115】
第1導電層321は、上記の第1部分15aと第2部分15bとの間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。
【0116】
第2導電層322は、第1導電層321に接して設けられ、シリコンを含む。第2導電層322における酸素及び炭素の上記のいずれかの濃度は、第1導電層321よりも低い。
【0117】
すなわち、第1導電層321は、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。第2導電層322は、第1導電層321よりも、酸素及び炭素の少なくともいずれかの濃度が低く、シリコンを含む。
【0118】
第1導電層321は、少なくとも、IPD膜15の第1部分15aに接する第3部分と、IPD膜の第2部分15bに接する第4部分と、を有している。本具体例では、第2導電膜322は、第1導電膜321の上に設けられている。
【0119】
なお、第1トランジスタ部TR1と第2トランジスタ部TR1との間の半導体層SLには、素子分離絶縁膜(シリコン酸化膜14)が設けられている。シリコン酸化膜14の下部は、半導体層SLに埋め込まれている。シリコン酸化膜14の上端は、第1浮遊ゲート12a及び第2浮遊ゲート12bに接している。
【0120】
そして、IPD膜15は、第1浮遊ゲート12a及び第2浮遊ゲート12bの側面及び上面、並びに、シリコン酸化膜14の上面を連続して覆っている。
【0121】
第1導電層321は、図19に関して説明した酸素含有膜121である。すなわち、第1導電層321は、シランガス、ホスフィンガス及び亜酸化窒素ガスを用いて成膜されたシリコン膜を含む。
【0122】
第2導電層322は、図19に関して説明した酸素非含有膜122である。すなわち、第2導電層322は、シランガスを用いて成膜されたシリコン膜を含む。
【0123】
そして、第1導電層321及び第2導電層322は、第2膜120であり、ワード線となる多結晶シリコン膜16aに含まれる。
【0124】
このような構成を有する半導体装置203は、既に説明した第2実施形態に係る成膜方法を用いて形成することで、第1導電層321の形成においてボイド17の発生を抑制し、さらに、ボイド17の移動と拡大を抑制し、カップリングの低下の不良の発生を抑制する。そして、第2導電層322においては、酸素及び炭素の濃度は低く、抵抗値を上昇させないことで、動作特性を向上させ、動作特性のばらつきを抑制する。
【0125】
本実施形態に係る半導体装置203によれば、表面の平坦性の優れたシリコン膜を形成することで、不良が発生し難く、動作特性が良好な半導体装置が製造できる。
【0126】
図22は、第4の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
すなわち、同図(b)及び(c)は、それぞれ同図(a)のA1−A2線断面及びB1−B2線断面の模式的断面図である。
図22(a)、(b)及び(c)に表したように、本実施形態に係る別の不揮発性半導体記憶装置(半導体装置203a)は、既に説明した不揮発性半導体記憶装置(半導体装置202a)と同様の構成を有し、同様の手法によって作製される。
【0127】
本具体例においては、IPD膜15どうしの間に、IPD膜15の形状に沿うように、第1導電層321(酸素含有膜121)が凹状に形成され、この第1導電層321(酸素含有膜121)の凹部に埋め込まれるように第2導電層322(酸素非含有膜122)が形成されている。
【0128】
すなわち、第2導電層322の少なくとも一部は、上記の第1部分15aと第2部分15bとの間に設けられ、第2導電層322は、シリコンを含む。そして、第1導電層321は、第2導電層322と第1部分15aとの間、及び、第2導電層322と第2部分15bとの間、に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む。そして、第1導電層321における酸素及び炭素の上記のいずれかの濃度は、第2導電層322よりも高い。
【0129】
この場合も、IPD膜15どうしの間にボイド17を発生させず(ボイド17を拡大させず)、それと同時に、電気抵抗の上昇が抑えられる。
【0130】
上記において、第1導電層321における酸素及び炭素の少なくともいずれかの濃度は、1×1019atoms・cm−3〜1×1020atoms・cm−3程度とすることが望ましい。1×1019atoms・cm−3よりも低いときは、添加の効果であるボイド17の拡大を抑制する効果が発揮され難く、また、1×1020atoms・cm−3よりも大きいときは、第1導電層321の抵抗値が過度に上昇する。
【0131】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【0132】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、成膜方法に用いられる各種のガス、基体、半導体装置に含まれるトランジスタ、浮遊ゲート、浮遊ゲート間絶縁膜(IPD膜)、導電層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0133】
その他、本発明の実施の形態として上述した成膜方法、半導体装置の製造方法及び半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての成膜方法、半導体装置の製造方法及び半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0134】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【0135】
10…シリコン基板、 11…トンネル絶縁膜、 11a…第1トンネル絶縁膜、 11b…第2トンネル絶縁膜、 12…非晶質シリコン層、 12a…第1浮遊ゲート、 12b…第2浮遊ゲート、 13…シリコン窒化膜、 14…シリコン酸化膜、 15…IPD膜(絶縁膜)、 15a…第1部分、 15b…第2部分、 16…非晶質シリコン膜、 16a…多結晶シリコン膜、 17…ボイド、 110…第1膜、 119a、119b、119c…シリコン膜、 120…第2膜、 120s…表面、 121…酸素含有層、 122…酸素非含有層、 150…基体、 201、202、202a、203、203a、209、209a…半導体装置、 301、302、308、309…非晶質シリコン膜、 321…第1導電層、 322…第2導電層、 BP…ベース圧力、 ILD…層間絶縁膜、 Nb…発生数、 OP…常圧、 Ps…圧力、 RT…室温、 SL…半導体層、 T1…第1温度、 T2…第2温度、 TR1…第1トランジスタ部、 TR2…第2トランジスタ部、 Tm…温度、 Vth…しきい値電圧、 c1、c2…第1及び第2チャネル領域、 d1、d2…第1及び第2ドレイン領域、 s1、s2…第1及び第2ソース領域
【特許請求の範囲】
【請求項1】
基体上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、
前記基体及び前記第1膜を、水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、
前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、
を備えたことを特徴とする成膜方法。
【請求項2】
前記第1温度は、400℃以上440℃以下であり、
前記第2温度は、490℃以上550℃以下であることを特徴とする請求項1記載の成膜方法。
【請求項3】
前記第1膜の平均の厚さは、1ナノメートル以上、2ナノメートル以下であることを特徴とする請求項1または2に記載の成膜方法。
【請求項4】
前記第2膜形成工程は、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて前記第2膜の少なくとも一部を形成する工程を含むことを特徴とする請求項1〜3のいずれか1つに記載の成膜方法。
【請求項5】
それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法であって、
前記複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備え、
前記導電層形成工程は、
前記浮遊ゲートの側面上に設けられた絶縁膜の上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、
水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、
前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項6】
半導体層に設けられた第1ソース領域と、
前記半導体層に設けられ、第1方向において第1ソース領域に対向する第1ドレイン領域と、
前記半導体層において前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、
前記第1チャネル領域の上に設けられた第1トンネル絶縁膜と、
前記第1トンネル絶縁膜の上に設けられた第1浮遊ゲートと、
を有する第1トランジスタ部と、
前記第1方向に対して直交する第2方向において、前記第1トランジスタ部に隣接し、
前記半導体層に設けられた第2ソース領域と、
前記半導体層に設けられ、前記第1方向において前記第2ソース領域に対向する第2ドレイン領域と、
前記半導体層において前記第2ソース領域と前記第2ドレイン領域との間に設けられた第2チャネル領域と、
前記第2チャネル領域の上に設けられた第2トンネル絶縁膜と、
前記第2トンネル絶縁膜の上に設けられた第2浮遊ゲートと、
を有する第2トランジスタ部と、
前記第1浮遊ゲートの前記第2浮遊ゲート側の側壁に接する第1部分、及び、前記第2浮遊ゲートの前記第1浮遊ゲート側の側壁に接する第2部分を有する絶縁膜と、
前記第1部分と前記第2部分との間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む第1導電層と、
前記第1導電層に接して設けられ、シリコンを含み、酸素及び炭素の前記いずれかの濃度が前記第1導電層よりも低い第2導電層と、
を備えたことを特徴とする半導体装置。
【請求項1】
基体上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、
前記基体及び前記第1膜を、水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、
前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、
を備えたことを特徴とする成膜方法。
【請求項2】
前記第1温度は、400℃以上440℃以下であり、
前記第2温度は、490℃以上550℃以下であることを特徴とする請求項1記載の成膜方法。
【請求項3】
前記第1膜の平均の厚さは、1ナノメートル以上、2ナノメートル以下であることを特徴とする請求項1または2に記載の成膜方法。
【請求項4】
前記第2膜形成工程は、シランと、酸素及び炭素の少なくともいずれかを含むガスと、を用いて前記第2膜の少なくとも一部を形成する工程を含むことを特徴とする請求項1〜3のいずれか1つに記載の成膜方法。
【請求項5】
それぞれが浮遊ゲートを有する複数のメモリセルトランジスタを有する半導体装置の製造方法であって、
前記複数のメモリセルトランジスタとなる複数のトランジスタ部のそれぞれの間に導電層を埋め込む導電層形成工程を備え、
前記導電層形成工程は、
前記浮遊ゲートの側面上に設けられた絶縁膜の上にジシラン及びトリシランの少なくともいずれかを用いて第1温度で第1膜を形成する第1膜形成工程と、
水素を含む雰囲気中において、前記第1温度から、前記第1温度よりも高い第2温度に向けて昇温する昇温工程と、
前記昇温の後に、前記第1膜の上に、シランを用いて前記第2温度で第2膜を形成する第2膜形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項6】
半導体層に設けられた第1ソース領域と、
前記半導体層に設けられ、第1方向において第1ソース領域に対向する第1ドレイン領域と、
前記半導体層において前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、
前記第1チャネル領域の上に設けられた第1トンネル絶縁膜と、
前記第1トンネル絶縁膜の上に設けられた第1浮遊ゲートと、
を有する第1トランジスタ部と、
前記第1方向に対して直交する第2方向において、前記第1トランジスタ部に隣接し、
前記半導体層に設けられた第2ソース領域と、
前記半導体層に設けられ、前記第1方向において前記第2ソース領域に対向する第2ドレイン領域と、
前記半導体層において前記第2ソース領域と前記第2ドレイン領域との間に設けられた第2チャネル領域と、
前記第2チャネル領域の上に設けられた第2トンネル絶縁膜と、
前記第2トンネル絶縁膜の上に設けられた第2浮遊ゲートと、
を有する第2トランジスタ部と、
前記第1浮遊ゲートの前記第2浮遊ゲート側の側壁に接する第1部分、及び、前記第2浮遊ゲートの前記第1浮遊ゲート側の側壁に接する第2部分を有する絶縁膜と、
前記第1部分と前記第2部分との間に設けられ、酸素及び炭素の少なくともいずれかと、シリコンと、を含む第1導電層と、
前記第1導電層に接して設けられ、シリコンを含み、酸素及び炭素の前記いずれかの濃度が前記第1導電層よりも低い第2導電層と、
を備えたことを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
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【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2011−171424(P2011−171424A)
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願番号】特願2010−32291(P2010−32291)
【出願日】平成22年2月17日(2010.2.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願日】平成22年2月17日(2010.2.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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