【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】配線層中の配線をゲート電極として使用し、かつ拡散防止膜と同一層にゲート絶縁膜を有している半導体素子を有する半導体装置において、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くする。
【解決手段】第１配線層１５０を構成する絶縁層の表層には、第１配線１５４及びゲート電極２１０が埋め込まれている。第１配線層１５０と第２配線層１７０の間には、拡散防止膜１６０が形成されている。ゲート絶縁膜２３０は、拡散防止膜１６０のうちゲート電極２１０と重なる領域及びその周囲の上面に凹部を形成し、この部分を薄くすることにより、形成されている。 （もっと読む）

【課題】 より信頼性の高い接合界面を有する半導体装置を提供する。
【解決手段】 半導体装置１００を、第１半導体部と、第２半導体部とを備える構成とする。第１半導体部には、接合界面側の表面に形成されかつ第１の方向に延在する第１電極１６を設ける。そして、第２半導体部には、接合界面で第１電極１６と接合されかつ第１の方向と交差する第２の方向に延在する第２電極２６を設ける。 （もっと読む）

【課題】基板のエッジ部分での膜剥がれを防止し、半導体装置を効率良く製造する。
【解決手段】基板１の上方に低誘電体膜３１を形成する際に、基板１のエッジ部分１Ａをエッジカット工程にて洗い流すことで段差部３１Ａが形成される。低誘電体膜３１に配線溝４１を形成した後、導電膜４３を埋め込む。基板１のエッジ部分１Ａの導電膜４３を洗い流すと、導電膜４３が埋め込まれていない配線溝４１Ａが形成される。配線溝４１Ａを保護フィルム５１で覆ってから、ＣＭＰ法にて余分な導電膜４３を除去する。この後、保護フィルム５１を基板１から取り外す。 （もっと読む）

【課題】エッチングを行わずに残膜除去処理を行うことが可能なパターン転写方法を提供する。
【解決手段】実施形態のパターン転写方法では、被加工基板上に光反応性樹脂を形成する。さらに、前記方法では、凹凸パターンを有する透明基板と、前記凹凸パターンの表面の一部に形成された遮光膜と、を備えるモールドを前記光反応性樹脂に押印する。さらに、前記方法では、前記モールドが前記光反応性樹脂に押印された状態で、前記モールドを介して前記光反応性樹脂に光を照射する。さらに、前記方法では、前記光反応性樹脂に光を照射した後に、前記モールドが前記光反応性樹脂に押印された状態で、前記光反応性樹脂を加熱する。さらに、前記方法では、前記光反応性樹脂の加熱後に、前記モールドを前記光反応性樹脂から離型する。さらに、前記方法では、前記モールドの離型後に、前記光反応性樹脂を洗浄液で洗浄する。 （もっと読む）

【課題】ダイシング工程で発生する膜剥離やクラックがチップ内部に伝播するのを防ぐ。
【解決手段】半導体装置１００は、基板１０２と、ビア層１３０および配線層１３２が形成される素子形成領域であるチップ内部２０２と、平面視においてチップ内部２０２を囲むようにチップ内部２０２の外周に形成されたシールリング部２０４と、を含む。シールリング部２０４において、シールリングは、平面視においてチップ内部２０２を囲むように形成された貫通孔１２２ａを有する第１のメタル層１２２と、第１のメタル層１２２上に第１のメタル層１２２に接して形成された第２のメタル層１２４と、を含み、第１のメタル層１２２の貫通孔１２２ａの下部分には絶縁性材料（層間絶縁膜１０６）が形成され、貫通孔１２２ａの上部分には第２のメタル層１２４を構成するメタル材料がくい込んで形成される。 （もっと読む）

【課題】 低ｋ膜と金属マスクとの間の界面に歪みを引き起こすことなく、高い精度の望ましいパターンを得ること。
【解決手段】 半導体装置を製造する方法では、金属マスクと絶縁マスクをと備える多層ハードマスクを用いて形成される配線層を含む半導体装置が形成される。第１パターンにアラインされた第２開口パターンを形成するために、第１ステップで多層ハードマスクが使用された後、金属マスクが除去され、絶縁マスクが、第２のステップで絶縁層中に第１のパターン構造を形成するために使用される。 （もっと読む）

【課題】貫通電極の形成過程で、余分な酸化膜を確実に除去する。
【解決手段】貫通電極を形成するビアホール２５の内面に酸化膜２６を形成した後、Ｃｕ膜２８を埋め込む。第１層間絶縁膜２２の上に形成された余分なＣｕ膜２８をＣＭＰ法による研磨で除去するときに、酸化膜２６も研磨されて膜厚が薄くなる。膜厚が薄くなった酸化膜２６Ｂをハードマスクとして第１層間絶縁膜１４に配線溝を形成する。このとき、酸化膜２６Ｂの膜厚が薄くなる。配線溝に導電材を埋め込んだ後、余分な導電材を研磨によって除去する。このとき、残りの酸化膜２６Ｂが全て研磨により除去される。 （もっと読む）

【課題】多孔性低誘電率絶縁膜のトレンチおよびビア内にカバレージ良くライニング層を形成する半導体装置の製造方法を提供する。
【解決手段】第１パルス期間に供給される第１反応物と、第２パルス期間に供給される第２反応物とを利用する原子層堆積（ＡＬＤ）プロセスにより成膜する。まずシーリング層を低コンフォマリティーを有する条件で成膜し、ポアをブロックする。この後、接着層を高いコンフォマリティーを有する条件で成膜する。 （もっと読む）

【課題】誘電率の増加、シラノールの増加、または有機部分の減少、の少なくとも一つによって損傷した、基体上のシリカ誘電フィルムの損傷を回復する。
【解決手段】基体上のそのような損傷シリカ誘電フィルムを表面改質組成物と接触させて、該損傷シリカ誘電フィルムの誘電率の減少、該損傷シリカ誘電フィルムの誘電率のシラノールの減少、該損傷シリカ誘電フィルムの誘電率の有機部分の増加、の１つ以上をもたらす。このとき、該損傷シリカ誘電フィルムに疎水性を与える。 （もっと読む）

【課題】基板に定形された形態部の内部に、表面が平坦化された導電性材料を形成する方法を提供する。
【解決手段】平坦化表面を形成する方法であって、狭小形態部と幅広形態部が形成された基板上に、第１のプロセスでは電気めっき法により狭小形態部および幅広形態部の少なくとも一部を充填し、第１の層を形成し、第２のプロセスでは無電解めっき法により幅広形態部のに対応する第１の層中の孔および第１の層上に第２の層を充填形成し、表面が平坦な上層部１１０を形成する。 （もっと読む）

【課題】配線抵抗を低減することのできる半導体装置を提供する。
【解決手段】一の実施の形態に係る半導体装置は、半導体基板と、半導体基板上にそれぞれ設けられた第１の領域及び第２の領域とを備える。第１の領域は、半導体基板上の第１配線層に形成され、所定の第１の幅を有する第１の金属配線と、第１配線層の上層の第２配線層に形成され第１の幅を有する第２の金属配線と、第１の金属配線と第２の金属配線とを接続し、第１の幅以下の第２の幅を有する第１のコンタクトとを有する。第２の領域は、第１配線層から第２配線層へと亘る膜厚を有し、所定の第３の幅を有する第３の金属配線を有する。 （もっと読む）

【課題】Ｃｕめっきを用いることなくＰＶＤのみでトレンチまたはホールＣｕを埋め込んでＣｕ配線を形成すること。
【解決手段】ウエハＷに形成されたトレンチ２０３を有する層間絶縁膜２０２の全面にバリア膜２０４を形成する工程と、バリア膜２０４の上にＲｕ膜２０５を形成する工程と、Ｒｕ膜２０５の上にＰＶＤによりＣｕがマイグレーションする条件でトレンチ２０３内に第１のＣｕ膜２０６を形成する工程と、第１のＣｕ膜２０６の上に、第１のＣｕ膜２０６よりも大きな成膜速度でＰＶＤにより第２のＣｕ膜２０７を形成する工程と、ＣＭＰにより全面を研磨する工程とを有する。 （もっと読む）

【課題】 ２層構造のビットライン配線において、製造工程を減少することができる半導体記憶装置及びその製造方法を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、半導体基板を持つ。前記半導体基板上に第１及び第２のコンタクトプラグが設けられる。前記第１のコンタクトプラグに接する第１のビットラインが設けられ、前記第２のコンタクトプラグ上には第２のビットラインが設けられる。前記第１のコンタクトプラグは、前記第１のビットラインの上面と接し、かつ前記第２のビットラインと電気的に絶縁しており、前記第２のビットラインの底面の高さは、前記第１のビットラインの上面よりも高い。 （もっと読む）

【課題】めっき膜の成膜が進んでも、被めっき面の表面電位と所望する表面電位との誤差が生じることを抑制できる半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、半導体基板１に形成されたシード膜２０を、めっき液３２に接触させる工程と、シード膜２０にカソード電極５４を接続し、シード膜２０とめっき液３２中のアノード電極４０との間で電流を流すことにより、シード膜２０上にめっき膜２２を形成する工程と、を備え、めっき膜２２を形成する工程において、めっき液２０中に挿入された参照電極３４とカソード電極５４との間の電位差、またはカソード電極５４とアノード電極４０の電位差を、時間の経過と共に徐々に下げる工程を有する。 （もっと読む）

【課題】配線信頼性が向上される。
【解決手段】半導体基板上に配線層１１と層間絶縁膜１２とが順に形成され、層間絶縁膜１２にトレンチ溝１３とトレンチ溝１３中に配線層１１に達するビア孔１４とが形成され、トレンチ溝１３内、ビア孔１４内および層間絶縁膜１２上に、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金である金属膜１５が成膜され、スパッタ法を用いて、ビア孔１４の底部の金属膜１５をエッチングするとともに、トレンチ溝１３の底部および側壁とビア孔１４の側壁に、タンタル、タングステンのいずれか、もしくはこれらの合金である金属膜１６が成膜されて、さらに、ビア孔１４の側壁にそれぞれの金属によって新たな金属膜が生成され、ビア孔１４とトレンチ溝１３とを導電性材料１７ａで埋め込んだ配線層が形成されるようになる。 （もっと読む）

【課題】デュアルダマシン法を用いて層間絶縁膜内にＣｕ配線を形成する際、硬度が低い層間絶縁膜および硬度が高い層間絶縁膜のそれぞれに形成されたビアホール内に配線材料を良好に埋め込むことができるようにする。
【解決手段】第２層間絶縁膜１７には、配線溝３０ａとビアホール２８ａとが形成されている。また、ビアホール２８ａの開口部には、第２層間絶縁膜１７を斜め下方に後退（リセス）させることによって、テーパ状の断面形状を有するリセス部３１が形成されている。これにより、ビアホール２８ａの開口部の直径は、開口部よりも下方の領域の直径に比べて大きくなり、ビアホール２８ａの直径が微細な場合であっても、ビアホール２８ａの内部に配線材料を良好に埋め込むことができる。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】基板上に設けられた層間絶縁膜４０に開口部４８を形成する工程と、開口部４８の側面上および底面上、ならびに層間絶縁膜４０上に第１金属材料からなる第１膜１０を形成する工程と、第１膜１０上であって、開口部４８内および層間絶縁膜４０上に、第１金属材料よりも電気陰性度が小さい第２金属材料からなる第２膜２０を形成する工程と、第２膜２０上に、第２金属材料よりも電気陰性度が小さい第３金属材料からなる第３膜３０を形成する工程と、熱処理する工程と、開口部４８外に位置する第１膜１０および第２膜２０、ならびに第３膜３０を研磨によって除去する工程と、を備える。 （もっと読む）

【課題】 より信頼性の高いＣｕ−Ｃｕ接合界面を有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置１を、第１の配線１８を含む第１半導体部１０と、第１半導体部１０と貼り合わせて設けられ、第１の配線１８と電気的に接合された第２の配線２８を含む第２半導体部２０とを備える構成とする。さらに、半導体装置１は、酸素に対して水素よりも反応し易い金属材料と酸素とが反応して生成された金属酸化物１７ｂを備える。そして、この金属酸化物１７ｂを、第１の配線１８及び第２の配線２８の接合界面Ｓｊ、並びに、第１の配線１８及び第２の配線２８の少なくとも一方の内部を含む領域に拡散させた構成とする。 （もっと読む）

【課題】ＬＳＩチップの製造コストを低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板に形成され、第１の電源配線を含む第１の電源配線層を備える複数のＬＳＩ領域と、前記半導体基板に形成された第１の電源端子と、前記ＬＳＩ領域の間のダイシングライン領域に、前記ＬＳＩ領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第１の電源配線と前記第１の電源端子とを電気的に接続する第２の電源配線を含む第２の電源配線層と、を備える。少なくとも前記ＬＳＩ領域において、前記第１の電源配線と前記第２の電源配線との境界にバリアメタル膜が形成されている。 （もっと読む）