【課題】配線不良防止及び製造工程の簡単化を図ることのできる金属配線及びその製造方法とこれを具備した表示基板及びその製造方法を提供する。
【解決手段】ベース基板上に銅を含む金属物質で形成される金属膜と、前記金属膜の下部面と接触して形成される第１非晶質カーボン膜とを有することを特徴とする。これによって、非晶質カーボン膜を含む低抵抗金属配線を形成することにより製造工程の簡単化を図ることができ、又、配線不良を防止することができる。 （もっと読む）

【課題】狭配線幅の金属配線における抵抗率の増大を抑制し、半導体装置の動作速度を向上させる。
【解決手段】半導体装置１００は、半導体基板１０１上にシリコン酸化膜１０２とシリコン酸化膜１０２に形成された銅配線１０５とを有している。銅配線１０５には下面、左側面及び右側面に設けられた第１の強磁性体膜１０４Ａと上面に設けられた第２の強磁性体膜１０４Ｂが設けられている。第１の強磁性体膜１０４Ａ及び第２の強磁性体膜１０４Ｂの磁化方向は、同じ向きで且つ銅配線１０５の延びる方向と一致するように揃えられている。 （もっと読む）

【課題】配線を含む導電体の腐食及び損傷を防止することができる平板表示装置及び平板表示装置の製造方法を提供すること
【解決手段】本発明に係る平板表示装置は、導電体１０と、導電体１０の側端部に位置する保護膜パターン２０と、を含む。導電体１０の側端部に形成された保護膜パターン２０は、製造工程において透明導電膜のパターニング等に使用されるエッチング液等が導電体１０に接触することを防ぐことができる。よって、導電体１０がエッチング液等により腐食及び損傷されることを防ぐことができる。 （もっと読む）

【課題】接続孔に埋め込まれる配線材料の埋め込み特性を向上させ、信頼性の高いデュアルダマシン配線構造の製造方法を提供することにある。
【解決手段】下層配線１１上に層間絶縁膜１３を形成し、当該層間絶縁膜１３に、上層配線を下層配線１１に接続するための接続孔、及び上層配線を埋め込むための配線溝を形成した後、配線溝と接続孔の接続部における層間絶縁膜１３の角部１１２をエッチングし、接続孔に傾斜面を形成する。然る後、接続孔及び配線溝内に、配線材料１１５を埋め込むことによって、下層配線１１と上層配線が接続孔プラグで接続されたデュアルダマシン配線構造を製造する。 （もっと読む）

【課題】ＭＥＭＳ素子の製造過程におけるスティッキングの発生を抑制して、ＭＥＭＳ素子またはＭＥＭＳ素子を含む半導体装置の歩留まりを向上させる。
【解決手段】ＭＥＭＳ素子１を、基板２と、基板２の主面上に形成された絶縁膜３と、絶縁膜３の上部に形成された静止状態の時に基板２の主面に対して非平面的な凸形状となる変形可能な構造体４と、構造体４上の一部に絶縁膜５を介して形成された電極６とから構成することにより、製造工程におけるスティッキングの発生を抑制する。 （もっと読む）

【課題】特性にばらつきが生じることを抑制して歩留まりを向上させることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に膜４０を形成するステップと、膜４０上に、所定のパターンを有するマスクを形成するステップと、マスクを用いて、膜４０又は半導体基板１０にエッチングを行うステップと、第１級乃至第４級アミンのうちの少なくとも１つと、フッ素とを含む薬液によって処理を行うステップとを備える。 （もっと読む）

【課題】 凹部が形成された絶縁性表面上に導電部材を堆積させ、その後、ＣＭＰを行う際に、欠陥が発生することを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板上に形成された絶縁膜に凹部を形成する。（ｂ）前記凹部を形成した後、基板を１０℃／ｓ以下の昇温速度で３００℃以上の温度まで昇温させ第１の脱ガス処理を行う。（ｃ）熱処理後、凹部内に充填されるように、絶縁膜上に導電膜を堆積させる。（ｄ）堆積した導電膜を、絶縁膜が露出するまで研磨する。 （もっと読む）

【課題】表示装置において、低抵抗材料を配線に用いることが望まれてきたが、これまでは、有効な配線形成の手段が存在しなかった。
【解決手段】第１の導電膜を形成し、第１の導電膜上に選択的にレジストを形成し、第１の導電膜及びレジスト上に第２の導電膜を形成し、レジストを除去すると共にレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングし、複数の配線及び電極を形成する。これにより、大型パネルに低抵抗材料を用いた配線を形成することができるため、信号遅延等の問題を解決できる。 （もっと読む）

【課題】層間絶縁膜の剥離を防止できる技術を提供する。
【解決手段】半導体チップ１には、メモリセル形成領域２が設けられ、このメモリセル形成領域の内部にメモリセルアレイ３およびデコーダ４が形成されている。さらに、メモリセル形成領域２内には中央帯５が設けられ、この中央帯５にヒューズ群６ａが配置されている。また、半導体チップ１の角部であって、メモリセル形成領域２の外側には、複数のヒューズ群６ｂが配置されている。メモリセル形成領域２の外側には、シールリング７が形成されている。 （もっと読む）

【課題】半導体ウエハの反りを低減し、配線層を備えたパワーデバイスの製造歩留まりを向上する。
【解決手段】まず、半導体ウエハ１Ｗを準備した後、半導体ウエハ１Ｗの主面にパワーデバイスを形成する。次いで、半導体ウエハ１Ｗの全面を覆うアルミニウムなどの導電性膜２１を形成する。次いで、導電性膜２１が有する応力Ｓ１の働く方向とは逆方向の応力Ｓ２を有する酸化シリコンなどの応力緩和膜３０を、導電性膜２１上に形成する。応力緩和膜３０上に形成したフォトレジスト膜をパターニングした後、フォトレジスト膜をマスクとして応力緩和膜３０の一部を除去する。次いで、応力緩和膜３０から露出した導電性膜２１を除去してパワーデバイスと電気的に接続される配線層を形成する。 （もっと読む）

【課題】銅めっきのシード層を形成後、めっき膜の形成工程までの保管期間中に、シード層の腐食を防止して良質なめっき膜を形成する。
【解決手段】銅からなるシード層２を形成後、シード層２を硫化処理してシード層２の表面に銅の硫化物からなる保護膜３を形成する。この状態でシード層２を保管する。その後、保護膜３を除去してシード層２を露出させ、シード層２を電極としてめっき膜７を形成する。保護膜３が形成されたシード層２は、腐食ガスが混入した雰囲気でも腐食することなく保管することができる。さらに、保護膜３をアルカリ溶液等で除去して表出したシード層２をめっき用電極として利用し、良質のめっき膜７を形成することができる。 （もっと読む）

【課題】歩留まりの低下を防止したアレイ基板の製造方法を提供する。
【解決手段】第１層間絶縁膜17とゲート絶縁膜14とを貫通してコンタクトホール19を形成する。コンタクトホール19を通して活性層５のドレイン領域13と電気的に接続するドレイン電極22を形成する際に、薄膜トランジスタおよび第１層間絶縁膜17を含む絶縁性基板３の温度が１２０℃以上の状態でスパッタリングして活性層５と接触するようにバリアメタル膜26を形成する。バリアメタル膜26上に形成した導電膜25とともにドライエッチングする。バリアメタル膜26の結晶粒径を大きくして第１層間絶縁膜17の括れ部分にバリアメタル膜26を形成することを防止し、ドライエッチング後の残渣の発生を防止して、残渣によるショートなどでの歩留まりの低下を防止できる。 （もっと読む）

【課題】ＴＭＲ素子の機能確保と、層間絶縁膜およびＣｕ配線の形成条件との間のトレードオフ関係を解決して、信頼性の高いＭＲＡＭを提供する。
【解決手段】層間絶縁膜４〜６は、プラズマＣＶＤ法で形成された比誘電率３．０以下のＳｉＯＣ膜で構成され、３００℃以上（上限は４５０℃程度）の温度で形成される。層間絶縁膜１３〜１５および１７は、比誘電率が３．０より大きな絶縁膜で構成され、３００℃以下（下限は２００℃程度）の温度で形成される。 （もっと読む）

【課題】素子不良を防止できる半導体素子の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、半導体基板上にコンタクトホールを有する絶縁膜を形成し、無電解メッキ工程によりコンタクトホールにシード層を形成し、シード層上のコンタクトホールに金属配線を形成する。 （もっと読む）

【課題】比誘電率の低い層と銅拡散を防止する比誘電率が高い層を有しつつも、層間に十分な密着強度を持つ半導体装置をおよびその製造方法を提供する。
【解決手段】多層構造を有する半導体装置において、第１の絶縁層１３と、第１の絶縁層に接する第２の絶縁層１２と、第１の絶縁層とは反対側で第２の絶縁層に接する第３の絶縁層１１とを含み、第２の絶縁層は、第１の絶縁層と接する第１の界面では第１の絶縁層と同じ組成をし、第３の絶縁層と接する第２の界面では第３の絶縁層と同じ組成をし、第２の絶縁層は第１の界面から第２の界面までの間で組成が連続的に変化している。 （もっと読む）

【課題】ＳｉＯＣＨ多孔質絶縁膜において、機械的強度を向上させる。
【解決手段】ＳｉＯＣＨ膜を複数のＳｉＯＣＨ膜部分の積層により形成し、各々のＳｉＯＣＨ膜部分は、プラズマＣＶＤ法による堆積工程と、水素プラズマ処理による改質工程により形成される。 （もっと読む）

【課題】電気的特性および信頼性に優れた半導体装置を製造することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板に形成された被エッチング膜の表面に所定の回路パターンを有するエッチングマスクを形成する工程（ステップ２）と、エッチングマスクを介して被エッチング膜をエッチングし、被エッチング膜に溝または孔を形成する工程（ステップ３）と、オゾンを含むガスによる処理を少なくとも含んでエッチングマスクを除去する工程と（ステップ４，５）、除去工程までの工程により被エッチング膜に入ったダメージを所定の回復ガスを供給することにより回復させる工程（ステップ６）とを含む半導体装置の製造方法。 （もっと読む）

【課題】 Ｃｕ配線或いは電極をもつ半導体装置の製造方法に関し、膨大な設備投資を必要とせずに、Ｃｕメッキ工程とＣｕ−ＣＭＰ工程との間でＣｕの腐食が発生することを抑止し、信頼性が高いＣｕ配線或いは電極をもつ半導体装置を実現できるようにする。
【解決手段】 ウェーハにＣｕメッキ膜６を形成する工程、Ｃｕメッキ膜６の形成直後に表面を保護膜１１で覆う工程、Ｃｕメッキ膜６のＣＭＰが開始される直前に保護膜１１を除去する工程とが含まれてなることを基本とする。 （もっと読む）

【課題】配線溝の加工制御性に優れ、配線間容量が低減された半導体装置の製造方法および半導体装置を提供する。
【解決手段】下地基板１上に、有機系の低誘電材料またはアモルファスカーボンで構成された第１の低誘電材料層２ａと無機系の低誘電材料で構成された第２の低誘電材料層２ｂとを順次積層してなる配線間絶縁膜２を形成した後、当該配線間絶縁膜に前記下地基板１に達する第１配線溝３を形成し、この第１配線溝３に導電膜を埋め込んで第１配線５を形成する。次に、第１配線５上および第２の低誘電材料層２ｂ上に、配線層間絶縁膜８を形成した後、配線層間絶縁膜８に第１配線５に達する接続孔９を形成し、この接続孔９に導電膜を埋め込んでヴィア１１を形成する半導体装置の製造方法およびこれによって得られる半導体装置である。 （もっと読む）

【課題】 相互接続層を形成する場合に侵食されることのないコンタクト開口を形成する技術を提供する。
【解決手段】 絶縁層（３４）を貫通するコンタクト開口が真直な側壁部分（４２）とお椀形状側壁部分（４０）とを有するように形成される。お椀形状側壁部分は絶縁層の上部近くであり底部と比較して上部においてコンタクト開口の拡大直径部分を与えている。導電性物質（４６）をコンタクト開口内に形成し下部の導電層（３２）と電気的接触を形成する。この導電性物質は拡大頭部（５２）を有するプラグ（４７）を形成する。この拡大頭部は、存在する場合に、コンタクト開口内のバリア層（４５）が爾後の異方性エッチングによってエッチングされることを防止する。従って、例えばアルミニウム等の電気的相互接続層（４８）がコンタクトプラグの上側に形成される場合に、そのプラグはエッチストップとして作用しコンタクト開口内のバリア層がエッチングされることを防止する。 （もっと読む）