【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備える。前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線は、前記ビアを前記積層方向に直交する方向で貫通し、且つ、上面、下面及び両側面において前記ビアと接触していることを特徴とする。 （もっと読む）

【課題】信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法を提供する。
【解決手段】ゲート配線１６ａを形成するのと同時に形成された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホールの第１の部分パターン６１ａ_１をゲート配線の一部と重なり合うようにフォトレジスト膜に露光する工程と、活性領域１１ｂを形成するのと同時に形成された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホールの第２の部分パターン６１ａ_２を活性領域の一部と重なり合うようにフォトレジスト膜に露光する工程と、フォトレジスト膜を現像し、第１の部分パターンと第２の部分パターンとが露光された箇所に開口部を形成する工程と、フォトレジスト膜をマスクとして絶縁膜をエッチングし、ゲート配線とソース／ドレイン拡散層２０とに達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】凹形状を有するホールの内壁側面上に側壁保護膜の一部を残留させることにより、ホールの内壁側面を平滑化する。後の工程でホール内に材料を埋設する際にも、ボイドを発生させることなく優れた埋設性でホール内を材料で埋設させる。
【解決手段】半導体基板の裏面上にマスクを設ける工程と、マスクを用いて半導体基板を貫通すると共に凹形状の内壁側面を有するホールであって内壁側面が側壁保護膜で覆われたホールを形成する工程と、側壁保護膜の一部を残留させるようにマスクを除去する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】ゲート電極同士の間の突合わせ部を挟むように形成されたコンタクトプラグ同士が、当該突合わせ部の絶縁膜内に形成されたボイドを介してショートすることを防ぐ。
【解決手段】ゲート電極Ｇ２およびＧ５間の突合わせ部において対向するサイドウォールＳＷ上には、ライナー絶縁膜６と層間絶縁膜７が形成されている。サイドウォールＳＷ同士の間において、サイドウォールＳＷの側壁にそれぞれ形成されたライナー絶縁膜６を接触させてサイドウォールＳＷ間を閉塞させることにより、層間絶縁膜７とライナー絶縁膜６の内部にボイドが発生することを防ぐ。 （もっと読む）

【課題】めっき液への溶解性が低く、かつ単膜でＣｕ拡散のバリア性にも優れたコバルト膜の成膜方法及び成膜装置を提供する。
【解決手段】炭素含有コバルト膜の成膜方法は、成膜装置１００の処理容器１内にウエハＷを搬入し、ステージ３上に配置する工程と、処理容器１内の圧力及びウエハＷの温度を調節する工程と、処理容器１内にＣｏ_２（ＣＯ）_８とアセチレンとをそれぞれ供給して処理容器１内で混合し、ＣＶＤ法によりウエハＷの表面に炭素含有コバルト膜を堆積させる工程と、成膜原料の供給を停止し、処理容器１内を真空引きする工程と、処理容器１内からウエハＷを搬出する工程とを備えている。 （もっと読む）

【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。 （もっと読む）

【課題】ポリイミド膜に対して高い密着性を有するコバルト膜を成膜する方法を提供する。
【解決手段】成膜装置１００の処理容器１内で、処理容器１内にＣＯガスを導入しながら、ポリイミド膜８１が形成されたウエハＷを１１０℃以上４００℃以下の温度で加熱し、ポリイミド膜８１を熱処理する。熱処理によって、ポリイミド膜８１中の分子が熱分解し、膜密度が減少するとともに、表面粗度が大きくなる。その後、処理容器１内に成膜原料であるＣｏ_２（ＣＯ）_８を導入してＣＶＤ法によりポリイミド膜８１上にコバルト膜８３を堆積させる。 （もっと読む）

【課題】単膜でＣｕ拡散のバリア膜及びめっきシード層として機能するとともに、Ｃｕとの密着性にも優れた金属薄膜の成膜方法を提供する。
【解決手段】金属薄膜の成膜方法は、Ｔｉ膜を成膜する工程（ＳＴＥＰ１）、Ｔｉ膜上にＣｏ膜を形成する工程（ＳＴＥＰ２）、Ｔｉ膜及びＣｏ膜を熱処理してＣｏ_３Ｔｉ合金を含む金属薄膜を形成する工程（ＳＴＥＰ３）を備えている。Ｃｏ_３Ｔｉ合金を含む金属薄膜は、優れた導電性とＣｕ拡散バリア性を有し、Ｃｕとの格子不整合が０．１５％と非常に小さいため、Ｃｕ配線と優れた密着性が得られる。 （もっと読む）

【課題】本発明は、銅合金配線とビアとの接続面に、窒素を含むバリヤメタル膜が形成されている構造を有する半導体装置であって、銅合金配線とビアとの間における電気抵抗の上昇を抑制することができる半導体装置等を提供する。
【解決手段】本発明に係る半導体装置では、第一の層間絶縁膜内に配設されており、主成分であるＣｕにＡｌを添加した第一の銅合金配線と、第一の層間絶縁膜上に形成される第二の層間絶縁膜と、第二の層間絶縁膜内に配設されており、主成分であるＣｕにＡｌを添加した第二の銅合金配線とを、備えている。そして、第二の銅合金配線のＡｌの濃度は、第一の銅合金配線の前記Ａｌの濃度未満である。 （もっと読む）

【課題】微細なトレンチまたはホール等の凹部にボイドを発生させずに確実にＣｕを埋め込むことができ、かつ低抵抗のＣｕ配線を形成すること。
【解決手段】ウエハＷに形成されたトレンチ２０３を有する層間絶縁膜２０２において、トレンチ２０３の表面にバリア膜２０４を形成する工程と、バリア膜２０４の上にＲｕ膜２０５を形成する工程と、Ｒｕ膜２０５の上に、加熱しつつ、ＰＶＤによりＣｕがマイグレーションするようにＣｕ膜２０６を形成してトレンチ２０３を埋める工程とを有する。 （もっと読む）

【課題】銅又は銅合金からなる配線との密着性が高いバリアメタル層を備え、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置では、半導体基板１００の上方に配置された絶縁膜１０６と、絶縁膜１０６中の溝に配置され、銅又は銅合金からなる配線１１５とを備え、絶縁膜１０６と配線１１５との間に、白金族元素、又は白金族元素の合金からなるバリアメタル層を有しており、バリアメタル層は、非晶質構造を有する第１のバリアメタル層１０９と第１のバリアメタル層１０９の上に配置された多結晶構造を有する第２のバリアメタル層１１０からなる積層構造であり、第２のバリアメタル層１１０には銅が含まれており、第２のバリアメタル層１１０中の金属に占める銅の割合は５０ａｔ％以下である。 （もっと読む）

【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。 （もっと読む）

【課題】絶縁膜を貫通するコンタクトプラグの抵抗を改善させられる半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に形成されたコンタクトプラグと、前記コンタクトホール内で前記コンタクトプラグの上部側壁を部分的に覆うスペーサと、を含む。 （もっと読む）

【課題】従来のルテニウムバリア材と同様に優れた銅拡散の抑制効果を有し、供給性の点で問題がなく、比較的低コストの金属又はその金属を含む金属間化合物からなる新規な半導体集積回路装置用バリア材の探索方法及び当該探索方法によって探索される半導体集積回路用バリア材を提供する。
【解決する手段】バリア膜若しくはバリア膜とシード膜からなる複合膜の上に銅配線層を有する半導体集積回路装置の前記バリア膜を構成するバリア材として、単位結晶格子の最近接原子間距離（Ｄ_Ｍ）がルテニウムの単位結晶格子の最近接原子間距離（Ｄ_Ｒｕ）に近い領域、具体的には、オングストローム（Å）単位で−０．２００Å＜（Ｄ_Ｍ―Ｄ_Ｒｕ）＜０．１２Åの関係にあって、かつ融点若しくは変態点が６５０ケルビン（Ｋ）以上である金属又は金属間化合物を選択することを特徴とする。 （もっと読む）

【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備え、前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線及びその他の所定の前記配線層の中間配線は、それぞれ前記ビアを前記積層方向に直交する方向で貫通し、且つ、前記ビア内において相互に交差していることを特徴とする。 （もっと読む）

【課題】銅ヒューズに起因する故障または特性悪化を抑制または防止できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、銅ヒューズ４と、半導体基板１と銅ヒューズ４との間に配置された銅膜からなるシール膜７，８と、銅ヒューズ４よりも上の層に形成された銅以外の金属材料膜からなり、銅ヒューズ４の両端にそれぞれに接続された最上層配線５０１，５０２と、シール膜７，８に結合され、銅ヒューズ４の周囲を取り囲む筒状に形成された銅シールリング６とを含む。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。 （もっと読む）

【課題】孤立パターンに銅の化合物が析出するのを抑制する半導体装置の製造方法と、半導体装置とを提供する。
【解決手段】半導体装置では、素子・基板層ＥＳＬの低誘電率膜ＬＯＷ１、ファイン層ＦＬの極低誘電率膜ＥＬＫ１等およびセミグローバル層ＳＧＬの低誘電率膜ＬＯＷ２等のそれぞれの開口部に形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、半導体基板ＳＵＢに形成された所定の導電型の不純物領域ＩＲに電気的に接続されて、アライメントマークＡＭおよび重ね合わせ検査マークＫＭが接地電位に固定されている。 （もっと読む）