【課題】 表面疎水化用組成物、表面疎水化方法、ならびに半導体装置およびその製造方法に関する。
【解決手段】 本発明の表面疎水化用組成物は、（Ａ）下記一般式（１）で表される化合物と、（Ｂ）沸点が５０〜３５０℃である溶媒とを含む。
Ｓｉ（Ｒ^１）_２（Ｒ^２）_２ ・・・・（１）
（式中、Ｒ^１はアシルオキシ基、アルコキシ基またはヒドロキシ基を示し、Ｒ^２はアルキル基を示す。） （もっと読む）

【課題】素子全体の機械的な強度の低下を防ぎ、配線を伝播する信号の遅延を低減する。
【解決手段】各配線層１００を構成する第１の絶縁層及び前記第３の絶縁層がシリコン炭化窒化膜、シリコン炭化物及び／又はシリコン酸化物を含み、下層配線層の第２の絶縁層はシリコン酸化物を含み、上層配線層の第２の絶縁層はフッ素添加シリコン酸化物及び／又は炭素添加シリコン酸化物を含む。下層配線層の第２の絶縁層の比誘電率を、上層配線層の第２の絶縁層の比誘電率よりも小さくする。 （もっと読む）

【課題】Ｃｕ配線および低誘電率絶縁膜を有する半導体装置において、低誘電率絶縁層中に拡散するＣｕのイオン化、並びにＣｕ⁺イオンのドリフトを抑制する。
【解決手段】半導体装置１０は、素子領域を有する半導体基板１１上に形成された低誘電率絶縁層１７と、低誘電率絶縁層１７で絶縁されたＣｕ配線１８、２０とを有する。低誘電率絶縁層１７とＣｕ配線１８、２０との間には、単体の仕事関数が3eV未満の元素を含み、Ｃｕ濃度が10原子％未満であるイオン化抑制層２２が配置されている。 （もっと読む）

【課題】 リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現する半導体記憶装置を提供する。
【解決手段】 半導体基板１上に形成されたメモリセルと、第１電荷保持部と、第２電荷保持部と、第１アクセストランジスタと、第１リークトランジスタ５２２Ａと、第２アクセストランジスタと、第２リークトランジスタと、層間絶縁膜１６と、層間絶縁膜１６上に形成され、第１電荷保持部に接続されたメモリセル内の第１ＭＩＳＦＥＴ５６Ａ（Metal-Insulator-Semiconductor Field Effect Transistor）と、層間絶縁膜１６上に形成され、第２電荷保持部と接続されたメモリセル内の第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とを備える。 （もっと読む）

【課題】 超臨界状態の媒体を用いた成膜方法において、被処理基板上に供給する被供給物を、安定に被処理基板上に供給する、安定した成膜方法を提供する。
【解決手段】 超臨界状態の媒体にプリカーサを添加した処理媒体によって、被処理基板上に成膜を行う成膜方法であって、前記プリカーサは有機溶媒に溶解された状態で前記超臨界状態の媒体に添加されることを特徴とする成膜方法。 （もっと読む）

【課題】 大口径の半導体基板に対して、シードＣｕ膜が薄くても面内の膜厚均一性良く電解めっき成長を行うことができるめっき装置、めっき方法を提供する。
【解決手段】 めっき槽１１０内にはアノード電極１０４が、基板保持機構１０７には第１のカソード電極１０９と第２のカソード電極が設けられている。Ｃｕシード層（図示せず）とアノード電極１０４間に電流を流してめっき成長を行う際に、半導体基板の中心付近に接する第２のカソード電極からも電流を流す。これによって、Ｃｕシード層が６０ｎｍ以下の非常に薄膜になった場合においても、半導体基板の中心付近で得られるめっきＣｕ膜厚が薄くなることを防止できる。 （もっと読む）

ダマシン構造の製造は、ダマシン構造用の凹部（３０）の周りの領域を保護するため、犠牲層（２０）を基板（１０）上に形成する工程と、前記凹部内に、前記犠牲層と電気接触状態でバリヤ層（４０）を形成する工程と、前記凹部内にダマシン構造（５０）を形成する工程と、平坦化する工程とを含む。平坦化の間、犠牲層は、バリヤ層またはダマシン構造と電気化学的に反応する。これは、ダマシン構造のくぼみまたは突起を減少させ、銅の残渣を減少させ、そして、バリヤ腐食を減少させるように、ダマシン構造および犠牲層の除去の相対速度を変えることができる。バリヤ層は、ＡＬＣＶＤによって形成することができる。バリヤ層の材料は、ＷＣＮおよびＴａＮの１以上である。犠牲層は、ＴａＮ、ＴｉＮまたはＷとすることができる。
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【課題】コンパクト・パッドの生成について改善された方法を提供する。
【解決手段】領域（５１）は、該領域の表面の少なくとも一部に伸長する区域（５１０）であって、該領域に対して選択的に除去することが可能な材料から形成される区域を作成するよう、局所的に変更される。該領域は、絶縁材料（７）で覆われており、該区域の表面に出現するオリフィス（９０）が、該絶縁材料内に形成される。該選択的に除去が可能である材料は、該区域に代わってキャビティ（５２０）を形成するように、該区域から、オリフィスを介して除去される。キャビティおよびオリフィスは、少なくとも１つの導電性材料（９１）で充填される。 （もっと読む）

【課題】 フォトリソグラフィー工程を削減するとともに、活性領域の縮小により半導体装置の集積度を高める。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２をパターニングすることによりゲートトレンチ１１４ｂを形成する。次に、ゲートトレンチ１１４ｂ内にゲート電極材料１１１〜１１３を埋め込み、これをエッチバックした後、シリコン窒化膜１０２を除去する。そして、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンを用いることなく、コンタクトプラグを形成できるとともに、コンタクトプラグの周縁が素子分離領域と活性領域の境界と実質的に一致することから、活性領域を縮小することが可能となる。 （もっと読む）

【課題】ビアホールを形成する際に用いたハードマスク層を除去する前にビアホールを埋め込む保護膜を形成することで、ビアホール内のサイドエッチングの防止を可能とする。
【解決手段】第１面側に実装基板を接続し、第１面とは反対側の第２面側に集積回路チップを実装し、配線基板を貫通する接続部を備えた配線基板の製造方法であって、接続部を形成する工程は、配線基板（ＳＯＩ基板１０のシリコン層１３）上にハードマスク層１４を形成した後に該ハードマスク層１４にビアホールパターン３２を形成する工程と、ハードマスク層１４をエッチングマスクに用いて配線基板（ＳＯＩ基板１０のシリコン層１３）にビアホール１５を形成する工程と、ビアホール１５内を埋める保護部１６を形成する工程と、保護部１６を残した状態でハードマスク層１４を除去する工程と、保護部１６を除去する工程とを備えた製造方法である。 （もっと読む）

【課題】 超臨界状態の媒体を用いた、微細パターンへの成膜方法において、従来に比べて微細パターンへのカバレッジと埋め込み特性を良好とし、さらに微細なパターンへの成膜を可能とする。
【解決手段】 被処理基板上に、超臨界状態の媒体にプリカーサを溶解した処理媒体を供給して成膜を行う成膜方法であって、前記被処理基板の温度を、成膜が生じる温度の下限である成膜下限温度未満である第１の温度とし、当該被処理基板上に前記処理媒体を供給する第１の工程と、前記被処理基板の温度を前記第１の温度から前記成膜下限温度以上である第２の温度に上昇させることで、当該被処理基板上に成膜を行う第２の工程と、を有することを特徴とする成膜方法。 （もっと読む）

【課題】 斜め配線と直交配線とを有する多層配線構造の半導体集積回路においてクロストークの発生を抑制でき、ビアホールの配置制約の少ない半導体集積回路が設計可能な自動設計装置、自動設計方法、及び半導体集積回路を提供する。
【解決手段】 第１線群及び第２線群により定義される第１格子領域４０１ａ及び第３線群及び第４線群により定義される第１斜め格子領域４０２ａを第１配線層４００ａ上に設定し、第１〜第４線群を基準として第１配線４１ａ及び第１斜め配線４２ａを第１配線層４００ａ上に配置する第１層配線部１４と、第１格子領域４０１ａ及び第１斜め格子領域４０２ａ上に重なる位置に、第２格子領域５０１ａ及び第２斜め格子領域５０２ａを第２配線層５００ａ上に設定し、第１〜第４線群を基準として、第２配線５１ａ及び第２斜め配線５２ａを第２配線層５００ａ上に配置する第２層配線部１５とを含む。 （もっと読む）

【課題】基板表面側でトランジスタとストレージノード電極との接続を低抵抗で実現する。
【解決手段】トレンチ３を形成し、トレンチの内壁にカラー酸化膜４を形成し、不純物が導入されている半導体材料を、前記カラー酸化膜４が形成されているトレンチ内に埋め込んでストレージノード電極５を形成する。ストレージノード電極５に隣接した基板領域に、ソース・ドレイン領域１１を有するトランジスタＴＲを形成する。ソース・ドレイン領域１１とストレージノード電極５とがカラー酸化膜４を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングする。このエッチングによりカラー酸化膜４が基板深部側に後退した部分４Ａが形成され、そこに非晶質シリコンなどの半導体材料を埋め込んで半導体接続層１５Ａを形成する。半導体接続層１５Ａおよび周囲の半導体部に半導体と金属の合金層１９を形成し、当該合金層１９によりソース・ドレイン領域１１とストレージノード電極５とを電気的に接続する。 （もっと読む）

【課題】 半導体装置等の電子デバイスに用いられるエッチング／アッシング後のシロキサン系絶縁層のダメージを修復することを目的とした表面疎水化用組成物、表面疎水化方法、ならびに半導体装置およびその製造方法を得る。
【解決手段】 （Ａ）ケイ素原子と炭素原子とが交互に連続してなる主鎖を有するポリカルボシラン化合物と、（Ｂ）有機溶媒とを含む表面疎水化用組成物。 （もっと読む）

【課題】 半導体装置等の電子デバイスに用いられるエッチング／アッシング後のシロキサン系絶縁層のダメージを修復することを目的とした表面疎水化用組成物、表面疎水化方法、ならびに半導体装置およびその製造方法を得る。
【解決手段】 環状シランモノマーと有機溶剤とからなる組成物。 （もっと読む）

【課題】絶縁膜−絶縁膜間等の界面における膜剥がれやクラック等による不良が生じない低誘電率膜を用いた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０１上の第１の絶縁膜１０２に第１の配線１０６を形成し、第１の絶縁膜１０２上に第２の絶縁膜１０７、第３の絶縁膜１０８、第４の絶縁膜１０９及び第５の絶縁膜１１０を順次堆積する。その後、第１の配線１０６上の第５の絶縁膜１１０から第２の絶縁膜１０７までを突き抜ける第１のスルーホール１１２と第１のスルーホール１１２につながる第２の配線溝１１４に第２の配線１１７を形成し、第５の絶縁膜１１０から第１の絶縁膜１０２までを突き抜ける第２のスルーホール１２０に第１の支柱１２３を形成する。 （もっと読む）

【課題】 半導体装置等の電子デバイスに用いられるエッチング／アッシング後のシロキサン系絶縁層のダメージを修復することを目的とした表面疎水化用組成物、表面疎水化方法、ならびに半導体装置およびその製造方法を得る。
【解決手段】 （Ａ）ポリシランと、（Ｂ）有機溶媒を含む、表面疎水化用組成物。（Ａ）下記一般式（１）で表わされる化合物の群から選ばれた少なくとも１種のポリシランと、（Ｂ）有機溶媒を含む、表面疎水化用組成物、および該組成物を用いた表面疎水化方法、半導体装置。


［式中、Ｒ¹，Ｒ²は水素原子、アルキル基、ビニル基、アリル基またはフェニル基を示す（ただし、Ｒ¹，Ｒ²のうち水素原子は１個または０個である）。］ （もっと読む）

【課題】 半導体装置等の電子デバイスに用いられるエッチング／アッシング後のシロキサン系絶縁層のダメージを修復することを目的とした表面疎水化用組成物、表面疎水化方法、ならびに半導体装置およびその製造方法を得る。
【解決手段】 マロン酸ビス（トリメチルシリル）、１，２−ビス（トリメチルシロキシ）エタン、テトラキス(トリメチルシロキシ)チタニウムなどのシラン化合物と有機溶媒とからなる組成物。 （もっと読む）

【課題】 半導体装置等の電子デバイスに用いられる絶縁層の表面疎水化用組成物、表面疎水化方法、ならびに半導体装置およびその製造方法を得る。
【解決手段】 １，１，３，３−テトラメトキシジシラシクロブタン、ビス(ジメチルメトキシシリル)メタン、１，３−ジメトキシ−１，１，３，３−テトラメチルジシロキサンなどのシラン化合物と有機溶媒とからなる組成物。 （もっと読む）

【課題】 ライナによって確実に導体が低ｋ誘電体内に拡散するのを防ぐ集積回路構造を提供する。
【解決手段】 論理および機能デバイスを含む少なくとも第１の層を形成し、第１の層の上に少なくとも１つの相互接続層を形成する集積回路構造を形成するための方法および構造を開示する。相互接続層は、論理および機能デバイス間に電気的接続を形成するように構成されている。相互接続層は、まず誘電体層を形成することによって作成される。誘電体層は、第１の材料および第２の材料を含み、第２の材料は、製造環境条件（例えば以下で論じる処理条件）における安定性が第１の材料よりも低い。「第２の材料」はポロゲンを含み、「第１の材料」はマトリックス・ポリマを含む。そして、本発明は、誘電体層における導電性フィーチャを形成し、誘電体層から第２の材料を（例えば加熱によって）除去して、相互接続層内で第２の材料が位置していた場所に空気ポケットを生成する。
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