【要 約】
【課題】コンタクトホールやヴィアホールの導通抵抗を低下させる。
【解決手段】ターゲット２０と成膜対象物１７の間の空間をアノード電極４で取り囲み、アノード電極４に印加する正電圧と、成膜対象物１７に印加する負電圧とを制御し浅穴の底面の堆積速度がエッチング速度よりも大きい状態を維持しながら、深穴の底面では、エッチング速度を堆積速度以上の大きさにする。深穴底面にバリア膜を形成せずに、浅穴底面、及び深穴と浅穴の側面にバリア膜を形成することができるので、銅配線膜が深穴底面下の導電性物質と直接接触でき、導通抵抗が低下する。 （もっと読む）

【課題】電気光学装置において、コンタクトホールを形成する工程を低減でき、製造プロセスの単純化を可能とする。
【解決手段】電気光学装置は、基板（１０）上に、複数の画素電極（９ａ）と、画素電極（９ａ）を駆動するための一の配線、電極又は電子素子の少なくとも一部を夫々構成すると共に、互いに同一の導電膜から形成された複数の第１導電部（６ａ、９３）と、画素電極を駆動するための他の配線、電極又は電子素子の少なくとも一部を夫々構成すると共に、複数の第１導電部と絶縁膜を介して異なる層に夫々配置された複数の導電膜から夫々形成された複数の第２導電部（１１ａ、１ａ、３ｂ、７１、７５）とを備える。複数の第２導電部は夫々、複数の第１導電部の少なくともいずれかと絶縁膜に形成されたコンタクトホール（８４、８１、８１０、８１３、８１４）を介して電気的に接続される。 （もっと読む）

【課題】強誘電体層の特性が劣化する防止することができる強誘電体メモリの製造方法を提供する。
【解決手段】本発明にかかる強誘電体メモリ１２０の製造方法は、基板１０側から下部電極８２、強誘電体層８４、および上部電極８６を順に積層して強誘電体キャパシタ８０を形成する工程と、前記強誘電体キャパシタを被覆するように第１の絶縁層１００を形成する工程と、第１の絶縁層にコンタクトホールを形成して前記上部電極を露出させる工程と、３５０℃以上に加熱する工程と、コンタクトホール内に導電層を形成する工程と、を含む。 （もっと読む）

【課題】光近接効果によるパターンの変形や配線間のコンタクト不良を防止しうる半導体装置の製造方法、並びにこれに用いる露光用マスクを提供する。
【解決手段】基板１０上にフォトレジスト膜８４を形成し、フォトレジスト膜８４に配線パターンを露光し、フォトレジスト膜８４に、配線パターンの端部であって配線パターンに接続されるホールの形成領域に位置する複数のホールを有するホールパターンを露光し、配線パターン及びホールパターンを露光したフォトレジスト膜８４を現像する工程とを有する。これにより、光近接効果によるパターン端部における露光量の不足を補い、パターン端部におけるショートニングを防止することができる。また、パターン端部に接続されるコンタクトプラグとの間のコンタクトを確実にすることができる。 （もっと読む）

【課題】有機不純物層の形成や銅膜の異常成長が少なく、下地膜との密着性のよい銅膜の成膜方法等を提供する。
【解決手段】基板が載置された処理容器内に水蒸気が存在する状態で、銅の有機化合物（例えばＣｕ（ｈｆａｃ）ＴＭＶＳ）からなる原料ガスを供給して基板上に銅の密着層を形成する。次いで、処理容器内の水蒸気と原料ガスとを排出して、その後、処理容器内に再び原料ガスを供給することにより密着層の表面に銅膜を成膜する。 （もっと読む）

【課題】配線とビアとの接触品質、信頼性に優れた配線構造、配線の製造方法、およびこれを用いた半導体装置、半導体装置の製造方法を得ること。
【解決手段】基板と、前記基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜中に設けられた第１の配線層と、前記第１の配線層を覆って設けられた第２の層間絶縁膜と、前記第１の配線層の上部に第２の層間絶縁膜を介して配された第２の配線層と、前記第２の層間絶縁膜から前記第１の配線層にかけて設けられた凹部にバリアメタルを介して導電材料が形成された、前記第１の配線層と前記第２の配線層とを接続するビアと、を備え、前記ビアが、前記第１の配線層側端部において少なくとも２段以上の段差を有し、第１の配線層側端部の側壁のバリアメタル膜厚が前記第１の配線層側端部の底辺のバリアメタル膜厚よりも厚いこと。 （もっと読む）

【課題】精度良い多層のＣｕ配線構造を有する半導体装置及びその製造方法を得る。
【解決手段】ビアパターン４１中に埋め込み材１３を形成し、ＴＥＯＳ膜６及び埋め込み材１３上にＢＡＲＣ膜９及びレジスト１０を塗布した後、レジスト１０をパターニングする。ここで、ＢＡＲＣ膜９及びレジスト１０のパターニング工程にリワークが発生した場合、レジスト１０、ＢＡＲＣ膜９及び埋め込み材１３をアッシングし、さらに、アッシング時に硬化した埋め込み材１３あるいはアッシング時に発生したポリマ等をウエット処理により除去する。その後、前述したように、埋め込み材１３、ＢＡＲＣ膜９及びレジスト１０を形成する。上記リワーク時においてウエット処理を行っても、埋め込み材１３，Ｃｕ配線３間にＳｉＣＯ膜２２が形成されているため、上記ウエット処理に用いられるウェット液がＣｕ配線３に染み込むことはない。 （もっと読む）

【課題】信頼性が高い４５ｎｍ世代の半導体装置を作製し易い半導体装置の製造方法を得ること。
【解決手段】半導体基板に回路素子が形成され、該回路素子を覆うようにして多層配線部が形成された半導体装置を製造するにあたり、層間絶縁膜の元となる電気絶縁膜上に層間絶縁膜での配線の配置パターンに対応したパターンの第１開口部ＯＰ₁，ＯＰ₂が形成されたハードマスク１００と、第１開口部と平面視上交差する第２開口部ＯＰ₅が接続ビアの配置パターンに対応して形成されたレジストマスク１０５とをこの順番で形成し、ハードマスクおよびレジストマスクの各々をエッチングマスクとして用いて電気絶縁膜にビアホールを形成した後に、ハードマスクをエッチングマスクとして用いて電気絶縁膜に配線形成用のトレンチを形成し、その後、ビアホールおよびトレンチを導電性材料で埋めて接続ビアおよび配線の各々を得る。 （もっと読む）

【課題】 電気的特性や信頼性等に優れたスタック型ＤＲＡＭのキャパシタを得る。
【解決手段】 ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極の底部近傍の側面は凹んでおり、この凹んだ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に接している。 （もっと読む）

【課題】写真製版におけるフォトマスクの重ね合わせズレが生じた場合にもエアギャップと上層配線層のビアホールとが接続することを防止できる半導体装置およびその製造方法を提供する。
【解決手段】絶縁層２、３は下地層１上に形成されている。絶縁層４は絶縁層２、３上に形成されている。複数の下層配線用導電層５のそれぞれは、絶縁層４を貫通して絶縁層３に達する配線用溝３ｃ内に形成されている。隣り合う下層配線用導電層５の間にエアギャップ８ｄが形成されており、エアギャップ８ｄと下層配線用導電層５との間に絶縁層４が配置されている。 （もっと読む）

【課題】絶縁膜に設けられた凹部の最小幅が狭く、深い場合でも、バリア層としてＴｉ濃化層を形成することができ、しかも純Ｃｕを配線材料として凹部の隅々に亘って埋め込むことができる半導体配線の製造方法を提供する。
【解決手段】半導体基板上の絶縁膜に最小幅が０．１５μｍ以下、該最小幅に対する深さの比（深さ／最小幅）が１以上の凹部を形成し、この絶縁膜の凹部に、Ｔｉを０．５〜１０原子％含有するＣｕ合金薄膜を凹部形状に沿って１０〜５０ｎｍの厚さで形成した後、Ｃｕ合金薄膜付き凹部に純Ｃｕ薄膜を形成し、３５０℃以上に加熱して絶縁膜とＣｕ合金薄膜との間にＴｉを析出させればよい。 （もっと読む）

【課題】耐水性に優れた低誘電率材料を得るために、低誘電率材料形成用原料を提供する。
【解決手段】化学式（１―１）


を低誘電率材料形成用原料する。ただし式中、上記結合手以外のＲ_１〜Ｒ_６は、水素原子、炭素原子数１〜２０のアルキル基、アリル基、置換アリル基、アルケニル基、アルキルアミノ基、アルコキシル基、チオアルコキシル基、カルボニル基、シリル基、アルキルシリル基、ホスフィノ基、アルキルホスフィノ基またはＳｉ（ＯＲ_７）（ＯＲ_８）（ＯＲ_９）であって、少なくとも１つは水素原子でないもの。 （もっと読む）

【課題】接触抵抗の低減されたポリシリコンプラグを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上の絶縁層に形成されたホール中に、ポリシリコンプラグが埋めこまれた構造を有する半導体装置の製造方法において、半導体基板上の絶縁層にホールを形成する工程と、前記ホールを埋めるようにポリシリコンを形成させるポリシリコン形成工程と、前記ポリシリコンを、水素雰囲気下で加熱する水素ベーク工程と、を具備する。 （もっと読む）

【課題】例えばＣｕＭｎ合金膜やＭｎ膜等を、ＣＶＤ等の熱処理によって形成することにより、微細な凹部でも、高いステップカバレッジで埋め込むことができ、しかも、同一の処理装置で連続的な処理を行うようにして装置コストを大幅に低減化することができる成膜方法を提供する。
【解決手段】真空引き可能になされた処理容器１４内で、銅を含む銅含有原料ガスと遷移金属を含む遷移金属含有原料ガスと還元ガスとにより被処理体の表面に、熱処理により薄膜を形成する。これにより、例えばＣｕＭｎ合金膜やＭｎ膜等を、ＣＶＤ等の熱処理によって形成することにより、微細な凹部でも、高いステップカバレッジで埋め込むことができる。 （もっと読む）

【課題】低誘電率膜の吸湿性に起因するドライエッチング加工の不均一性を改善することのできる技術を提供する。
【解決手段】レジストパターンをマスクとしたドライエッチングにより被処理体５２である低誘電率材料からなる絶縁膜を加工する際、エッチング装置５０の真空チャンバ５１内へ導入される各種ガスに３ｓｃｃｍの流量で水蒸気を添加することにより、低誘電率材料からなる絶縁膜から脱離する水蒸気の量に依存した、その絶縁膜のエッチング特性の変動を抑制する。 （もっと読む）

【課題】本発明の課題は、多層導電体層からなる電極または配線を備えた半導体装置において、その上の保護用絶縁膜に、空隙を生じさせないようにして、高い信頼性を有する半導体装置およびその製造方法を提供することである。
【解決手段】本発明のＧａＡｓＦＥＴ１００は、ＧａＡｓ基板２上に形成された高融点金属層６と、その上に積層形成された低抵抗金属層７とを備えたゲート電極１０１を有し、ＧａＡｓ基板２上方から見て、低抵抗金属層７領域が高融点金属層６領域に含まれる。 （もっと読む）

【課題】犠牲層残渣の発生や配線細りなどの不具合を抑制する、エアギャップ構造を有する半導体装置の製造方法を提供する。
【解決手段】基板１上に複数の配線を形成する半導体装置の製造方法であって、基板１上に、複数の配線と、複数の配線に対して選択してエッチングできる金属からなり、複数の配線の間隙に埋め込まれている犠牲層とを形成する工程と、犠牲層を複数の配線に対して選択比を有するエッチングにより除去して、複数の配線の間隙にエアギャップ構造を形成する工程とを有する。 （もっと読む）

【課題】実パターンが形成されている領域においても配線の酸化や腐食を抑制して配線の信頼性を高めることができる半導体装置を提供する。
【解決手段】基板に第１配線３０が形成され、第１配線３０に接続して第１配線３０の上層に第１コンタクト層３１が形成され、第１コンタクト層３１の外周において第１コンタクト層３１から離間してリング形状に第２コンタクト層３２が形成され、第１コンタクト層３１に接続して第１コンタクト層３１及び第２コンタクト層３２の上層に第２配線３３が形成され、第１配線３０、第１コンタクト層３１、第２コンタクト層３２、及び第２配線３３の間隙に、酸化シリコンより誘電率が低い絶縁材料を含む絶縁層が形成されている構成とする。 （もっと読む）

【課題】導電体材料配線材料が、バリアメタル膜、多孔質層間絶縁膜および非多孔質層間絶縁膜内を拡散することを防ぐことのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上に形成される半導体素子４と、半導体素子４上に積層される複数の絶縁膜と、複数の絶縁膜内に埋め込まれた状態で形成され半導体素子４を電気的に接続する埋込配線とを備えており、さらに、複数の絶縁膜には多孔質層間絶縁膜１０が含まれるとともに、埋込配線には、少なくとも多孔質層間絶縁膜１０に形成される配線溝に配線材料を埋め込んで形成される導電体材料配線１５が含まれている半導体装置の製造方法において、配線溝の内壁となる多孔質層間絶縁膜１０表面の多孔を誘電体材料で埋め込む誘電体埋込工程と、誘電体埋込工程の後に、無酸素雰囲気下で配線溝の内壁にバリアメタル膜１４を形成するバリアメタル形成工程とを含む。 （もっと読む）

【課題】酸化ハフニウム等の高誘電率絶縁膜を用いたＭＩＭキャパシタにおいて、高容量密度と高容量精度を両立し、ＭＩＭキャパシタの耐圧低下を防止し、リーク電流増大を低減する技術を提供する。
【解決手段】第一の金属配線７００、加工された容量膜４０５、加工された上部電極２１５、第三の金属配線７０２から構成されるＭＩＭキャパシタにおいて、第一の金属配線を被覆するように酸化シリコンからなる層間絶縁膜を形成した後、この第一の金属配線直上の層間絶縁膜の接続孔層に相当する領域に対し、第一の金属配線の上面が露出しないようにこの層間絶縁膜に第一の開口部を形成し、次に、第一の金属配線表面が露出するように第一の開口部の内部に第二の開口部を形成した後、容量膜、第三の金属配線を形成されることにより達成される。 （もっと読む）