【課題】基材の内部に空隙を形成するための方法を提供する。
【解決手段】基材を用意する工程；少なくとも１つの犠牲材料前駆体の堆積によって犠牲材料を堆積する工程；複合層を堆積する工程；該複合層中のポロゲン材料を除去して多孔質層を形成する工程；及び積層基材を除去媒体と接触させて前記犠牲材料を実質的に除去し、前記基材の内部に空隙を与える工程を含み、前記少なくとも１つの犠牲材料前駆体が、有機ポロゲン、シリコン、極性溶媒に可溶な金属酸化物、及びそれらの混合物からなる群より選択される方法が提供される。 （もっと読む）

【課題】ボッシュプロセスを利用して形成されたビアホールを有する半導体装置の製造方法において、ビアホール内での均一な成膜を達成することを目的とする。
【解決手段】マスク層２をマスクとし、ボッシュプロセスを利用して半導体基板１の一方の面から他方の面方向へエッチングし、当該半導体基板１の所定領域を貫通するビアホール３を形成する。次に、マスク層２を除去する。次に、ドライエッチング法によりスキャロップ形状４を除去し、ビアホール３の内壁面を平坦化させる。続いて、ビアホール３内に絶縁膜やバリア層などを均一に成膜する。 （もっと読む）

【課題】チタン／窒化チタン積層膜上にアルミニウム膜が形成されたアルミニウム配線を有する半導体製品の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】バリアメタル成膜用のチャンバ６５において、チャンバ６５内に窒素を含まない不活性ガスを導入してスパッタリングを行い、シャッタ上にチタン膜を堆積する工程と、シャッタをチャンバ６５内に備わる格納場所へ移動させた後、半導体ウエハＳＷをチャンバ６５内に設置する工程と、チャンバ６５内に窒素を含まない不活性ガスを導入して半導体ウエハＳＷの主面上にチタン膜を堆積する工程と、チャンバ６５内に窒素を含む不活性ガスを導入してスパッタリングを行い、チタン膜上に窒化チタン膜を堆積する工程と、アルミニウム成膜用チャンバ６６において、チャンバ６６内に不活性ガスを導入してスパッタリングを行い、窒化チタン膜上にアルミニウム膜を堆積する工程とを含む。 （もっと読む）

【課題】 アスペクト比４以上のホールの内面にボトムカバレッジ率よく成膜を行えるようにする。
【解決手段】 チタン等の金属製のターゲット２をスパッタして基板５０に所定の薄膜を作成するスパッタチャンバー内に所定のガスを導入するガス導入手段４は、ターゲット２から放出されるスパッタ粒子に反応して、ホール５００の側面５０１に対する付着性がスパッタ粒子単体の場合よりもより低く且つホール５００の底面５０２において解離可能な化合物を生成する水素等の反応性ガスを導入することが可能である。狭いホール５００の底面５０２まで効率よくスパッタ粒子が到達できるので、ホール５００の底面５０２での膜堆積が促進され、ボトムカバレッジ率が向上する。 （もっと読む）

【課題】低い配線抵抗，熱的安定性を有し，画素電極との接触抵抗特性が改善されたフラットパネルディスプレイ装置及びその製造方法を提供する。
【解決手段】フラットパネルディスプレイ装置は、基板１００と，該基板１００上に順次積層された耐熱性金属膜パターン１３１ａ，アルミニウム系金属膜パターン１３１ｃ，およびキャッピング金属膜パターン１３１ｄを備えるソース／ドレイン電極１３１と，を含み，耐熱性金属膜パターン１３１ａは，５００Å以下の厚さを有し，耐熱性金属膜パターン１３１ａとアルミニウム系金属膜パターン１３１ｃとの間には，拡散防止膜パターン１３１ｂがさらに含まれる （もっと読む）

【課題】ビアホールを有する半導体装置及びその製造方法において、ビアホール内におけるバリア層の被覆不足防止とビア抵抗を制御することの両者を同時に達成することを目的とする。
【解決手段】その表面上にパッド電極３を有する半導体基板１を準備する。次に、半導体基板１の裏面から表面方向にエッチングし、パッド電極３を露出させるビアホール８を形成する。次に、スパッタリング法またはＰＶＤ法、及び逆スパッタリング（エッチング）によりビアホール８内に第１のバリア層１１を形成する。この逆スパッタリングによりビアホール８底部のバリア層が除去され、パッド電極３が露出される。次に、ビアホール内で露出したパッド電極３上に第２のバリア層１２を形成する。第２のバリア層１２の膜厚のみを調節することでビア抵抗を制御する。 （もっと読む）

【課題】半導体ウェハの端部に形成された膜を除去することにより発生した異物を、洗浄工程において、半導体ウェハ上から充分に除去することができる技術を提供する。
【解決手段】半導体ウェハ１上に酸化シリコン膜よりも誘電率の低い疎水性のＳｉＯＣ膜８を形成する。そして、ＳｉＯＣ膜８上に親水性の酸化シリコン膜９を形成する。酸化シリコン膜９は、ＴＥＯＳを原料としたＣＶＤ法で形成することができる。次に、半導体ウェハ１の端部１Ａに形成されている積層膜を、たとえば研磨ドラムを用いた研磨によって除去する。続いて、半導体ウェハ１の端部１Ａに形成されている膜を除去することにより発生した異物を洗浄液１５で除去する。このとき、異物は、親水性の酸化シリコン膜上に付着しているため、洗浄液１５によって充分に除去される。 （もっと読む）

【課題】 デュアル配線型集積回路チップ及びその製造方法を提供する。
【解決手段】 両面に配線レベルを有する半導体デバイス、及び、両面のデバイス及び配線レベルへのコンタクトを有する半導体構造体を製造する方法を提供する。本方法は、シリコン・オン・インシュレータ基板上のデバイスへの第１コンタクトと、第１コンタクトへの第１側面上の配線レベルとを有するデバイスを製造するステップと、下部シリコン層を除去して埋込み酸化物層を露出させるステップと、埋込み酸化物層を貫通してデバイスへの第２コンタクトを形成するステップと、埋込み酸化物層の上に第２コンタクトへの配線レベルを形成するステップとを含む。 （もっと読む）

【課題】半導体記憶装置のキャパシタ形成に際して、下部電極に接続するランディングパッドを簡易に形成する半導体装置の製造方法を提供する。
【解決手段】絶縁膜のコンタクト孔内に金属プラグを形成した後に、選択ＣＶＤ技術を用いて、タングステン膜を金属プラグと自己整合的に成長することにより、金属プラグに対応してランディングパッドを形成する。その上に下部電極、容量絶縁膜、及び、上部電極を順次に形成する。 （もっと読む）

【課題】本発明は、空隙を含む複数レベルの相互接続構造及びその製造方法を提供する。
【解決手段】空隙を含む複数レベルの相互接続構造は、散在したライン・レベル及びビア・レベルの集合を含み、ビア・レベルは、１つ以上の誘電体層に埋め込まれた導電性ビアを含み、ビア・レベルの誘電体層は、隣接レベルのライン機構の上下に位置する固体であり、ライン機構の間でミシン目が入れられている。ライン・レベルは導電性ラインと、空隙を含む誘電体とを含む。導電性接点を含み、有孔誘電体層内に充填することによって形成された固体誘電性ブリッジ層は、散在したライン及びビア・レベルの集合上に配置されている。 （もっと読む）

【課題】コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置、およびその製造方法を提供することにある。
【解決手段】第１の層間絶縁膜１３には、スタックトキャパシタ１６のストレージノード１９ｂに接続するストレージノードコンタクトプラグ１４ｂ、及びビット線拡散層に接続する第１のビット線コンタクトプラグ１５ｂが形成され、第２の層間絶縁膜１８内には、スタックトキャパシタ１６、及び第１のビット線コンタクトプラグ１５ｂに接続する第２のビット線コンタクトプラグ２０ｂが形成され、第３の層間絶縁膜２４内には、スタックトキャパシタ１６のプレート電極２２に接続するセルプレートコンタクトプラグ２５ｂ、及び第２のビット線コンタクトプラグ２０ｂに接続する第３のビット線コンタクトプラグ２６ｂが形成されている。 （もっと読む）

【課題】切断された電気ヒューズの切断状態を良好に保つ。
【解決手段】半導体装置１００は、半導体基板（不図示）上に形成され、導電体により構成された電気ヒューズ２００を含む。電気ヒューズ２００は、切断前状態において、それぞれ異なる層に形成された上層配線１３４と、上層配線１３４に接続されたビア１２８と、ビア１２８に接続された下層配線１２２とを含み、切断状態において、導電体が上層配線１３４から外方に流出してなる流出部１４２が形成されるとともに、下層配線１２２とビア１２８との間に空隙部１４０が形成される。 （もっと読む）

【課題】シード膜の消失に起因する埋め込み不良の発生を防止し、高信頼性を確保できる配線を備えた半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜に形成された凹部にシード膜を形成し、当該シード膜を電極とした電解めっきにより当該凹部を埋め込む厚膜を形成する半導体装置の製造方法において、シード膜形成後から電解めっき開始までの間の上限時間を、凹部へのシード膜の形成状態に基づいて制限する。すなわち、凹部のアスペクト比が高い程、上限時間を短く設定する。これにより、めっき処理の過程で凹部内にボイドが形成されることを抑制し、高い信頼性を有する配線を形成することができる。また、シード膜形成後から電解めっき開始までの間、半導体基板を不活性ガス雰囲気に維持してもよい。 （もっと読む）

【課題】電気ヒューズが中途半端に切断されると、切断動作をリトライできない。
【解決手段】電気ヒューズ２００は、半導体基板（不図示）上に形成された第１の配線３００および第２の配線３０２と、半導体基板上に形成されるとともに一端が第１の配線３００に接続して設けられ、第２の配線３０２を第１の配線３００から電気的に切断するヒューズリンク３０４と、半導体基板上に形成され、第１の配線３００の一端および他端にそれぞれ設けられたヒューズリンク切断用の電流流入端子３０６および電流流出端子３０８と、を含む。 （もっと読む）

【課題】 半導体基体中に高いＱ値のスパイラル形状インダクタを形成する。
【解決手段】 能動デバイス領域からなる半導体基体上に形成されたインダクタであって、インダクタは半導体基体に積層される誘電体層上に形成された導電線からなる。導電線は、一つの実施例においては平面スパイラル形状である所望の形状にパターン成形され、エッチング加工される。インダクタの下の基体領域はインダクタのＱ値を上げるために除去される。 （もっと読む）

【課題】 銅溝配線層とその上に形成されたアルミニウム配線とを含む多層配線を備えた不揮発性半導体メモリのコスト増加を抑制できる半導体装置の製造方法を提供すること。
【解決手段】 半導体装置の製造方法は、銅溝配線層４，５上に銅拡散防止膜６を形成する工程と、銅拡散防止膜６に開口部をレーザーアブレーションにより形成する工程とを含み、前記開口部は、銅溝配線層４，５上にアルミニウム配線を形成するためのリソグラフィ工程で使用される位置合わせ用マークが形成される領域に対応することを特徴とする。 （もっと読む）

【課題】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法を提供すること。
【解決手段】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法が提供される。本発明の相互接続構造体は、従来のＰＶＤプロセス、従来のイオン化プラズマ堆積、ＣＶＤ、又はＡＬＤによってバリア材料が形成される従来技術の相互接続構造体と比べると、半導体業界のための改善された技術拡張性を有する。本発明によると、構造底部のバリア材料厚（ｈ_ｔ）より厚い、構造側壁のバリア材料厚（ｗ_ｔ）を有する相互接続構造体が提供される。すなわち、本発明の相互接続構造体において、ｗ_ｔ／ｈ_ｔ比は、１００％に等しいか又はそれより大きい。 （もっと読む）

【課題】多層配線部における最も上の層間絶縁膜に形成されたヒューズと、該ヒューズを覆う保護部と、多層配線部上に形成されたＭＩＭ素子とを備え、保護部の厚さを制御し易い半導体装置を得ること。
【解決手段】半導体基板１０と、この半導体基板に形成された回路素子２０，３０と、半導体基板上に積層された多層配線部５０と、多層配線部における最も上の層間絶縁膜４５に設けられたヒューズ５５と、ヒューズ上に設けられた保護部６０と、多層配線部上に形成されたＭＩＭ素子７０と、多層配線部上に形成された最外層間絶縁膜８０とを備えた半導体装置１００を作製するにあたり、多層配線部における最も上の層間絶縁膜に設けられたトレンチＴ₃ にＭＩＭ素子の下部電極６２を埋め込み、その上に電気絶縁膜６４と上部電極６６とをこの順番で積層することでＭＩＭ素子を構成し、このＭＩＭ素子を覆うようにして最外層間絶縁膜を形成する。 （もっと読む）

【課題】埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、半導体基板の主表面側の下地領域 ３５０に形成された凹部３５１内全体にシリコン窒化膜３５２を形成する工程と、前記シリコン窒化膜３５２を酸化して該シリコン窒化膜３５２をシリコン酸化膜３５３に変換することにより、前記凹部内全体に絶縁領域を形成する工程とを有することを特徴とする。 （もっと読む）

【課題】半導体装置の製造工程において、金属配線に形成される酸化膜を、安定に効率的に除去することを可能とする。
【解決手段】絶縁膜と金属層が形成された被処理基板を処理する基板処理装置であって、前記被処理基板を保持すると共に該被処理基板を加熱する保持台と、前記保持台を内部に備えた処理容器と、前記処理容器内に、処理ガスを供給するガス供給部と、前記処理容器内からガスを排気するガス排出部と、を備え、前記処理ガスは、無水カルボン酸を含むことを特徴とする基板処理装置。 （もっと読む）