【課題】孔部の少なくとも内壁面に均一な被膜を形成する方法、この方法を利用した、絶縁膜を有する構造体及びその製造方法並びに電子部品を提供する。
【解決手段】本発明の被膜形成方法は、開口部の面積が２５〜１０，０００μｍ^２であり且つ深さが１０〜２００μｍである孔部を有する基板に、溶剤を塗布する溶剤塗布工程と、樹脂成分及び溶剤を含有し、剪断速度６ｒｐｍにおける粘度Ｖ_１（ｍＰａ・ｓ）と、剪断速度６０ｒｐｍにおける粘度Ｖ_２（ｍＰａ・ｓ）との比（Ｖ_１／Ｖ_２）が、１．１以上の樹脂組成物を、該樹脂組成物が上記孔部内の上記溶剤と接触するように、上記基板に塗布する樹脂組成物塗布工程と、塗膜を乾燥する乾燥工程と、を備え、該孔部の内壁面及び底面のうちの少なくとも該内壁面に上記樹脂成分を含む被膜を形成する。 （もっと読む）

【課題】高い段差の上方から下方に掛けて段切れすることなく良好にパターン形成された導電性パターンを備えたことにより歩留まりの向上が図られた半導体装置および電子機器、さらには半導体装置の製造方法を提供する。
【解決手段】基板１０に達する第１開口部１１ａを備えて基板１０上に形成された第１絶縁膜１１と、第１開口部１１ａ内において基板１０に達する第２開口部１３ａを備えて第1絶縁膜１１上を覆う第２絶縁膜１３と、第２開口部１３ａを介して基板１０に接する状態で第２絶縁膜１３上に設けられた導電性パターン１５とを備えた。第２絶縁膜１３は、第１開口部１１ａの上方肩部をラウンド形状に覆う。 （もっと読む）

【課題】接地インダクタンスを低減化した半導体装置およびその製造方法。
【解決手段】半絶縁性基板１１の第１表面に配置され,複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、第１表面と反対側の第２表面に配置された接地導体２６と、ゲート電極、ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極１４、ソース端子電極１８およびドレイン端子電極１２と、ゲート電極、ソース電極およびドレイン電極の下部の半絶縁性基板１１上に形成された動作層と、動作層近傍の小口径ＶＩＡホール３０と接地導体２６近傍の大口径ＶＩＡホール２０とからなる多段ＶＩＡホールと、多段ＶＩＡホールの内壁面および第２表面に形成され、ソース端子電極１８に対して第２表面側から接続された接地電極２３とを備える半導体装置およびその製造方法。 （もっと読む）

【課題】セルコンタクトのアクティブ領域に対する位置合わせにずれが生じた場合でも、コンタクト抵抗を増大させない半導体装置及びその製造方法を提供する。
【解決手段】半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。半導体基板は、一方の主表面20a側に、第1の方向及び第2の方向に行列配列されたメモリセルを有している。導電プラグは、層間絶縁膜内に形成されていて、メモリセルと層間絶縁膜上に形成される配線74とを電気的に接続する。各メモリセルは、ゲート電極34と、一対の不純物拡散領域40を備えている。不純物拡散領域は、主表面側に金属シリサイド膜46を有している。導電プラグは、素子分離膜上と金属シリサイド膜上とに形成されている。金属シリサイド膜は、第1部分47と、第2部分48を備えていて、第1部分の厚みが第2部分の厚みよりも大きい。 （もっと読む）

【課題】外部からの応力による構成要素の破損を防止する。
【解決手段】半導体装置１０は、基板２０と、複数の電極パッド２４と、複数の第１開口部２６ａを有する表面保護膜２６と、第２開口部３０ｂを有する絶縁膜３０と、電極パッド２４から絶縁膜上に導出されている、柱状電極接続領域４４ａを有する配線４４であって、柱状電極接続領域が第１開口部の真上に位置しており、かつ配線の柱状電極接続領域側の端縁が第１開口部の輪郭内に位置している配線を含む再配線層４０と、柱状電極接続領域に底面５０ｂの一部分である第１部分領域５０ｂａが接続されていて、電極パッドの真上に少なくとも底面の第１部分領域を位置させており、かつ第２部分領域５０ｂｂを絶縁膜とは非接触として設けられている柱状電極５０とを具えている。 （もっと読む）

【課題】開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された所定パターンの活性領域１２と、半導体基板１１上の所定位置に形成されたゲート電極１４と、半導体基板１１上に形成された層間膜１６ａと、中央部において幅が極小となる開口形状を有し、層間膜１６ａを貫通して活性領域１２およびゲート電極１４と接続されるシェアードコンタクト１７を備える （もっと読む）

【課題】半導体装置の大きさを大きくすることなく、踏外しマージンおよびショートマージンを十分に確保できる半導体装置を提供する。
【解決手段】第１層間絶縁膜１３と、前記第１層間絶縁膜１３上に形成された第２層間絶縁膜１４と、前記第１層間絶縁膜１３と前記第２層間絶縁膜１４とを貫通して形成され、上面１ｂの外径ｄ１が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの外径ｄ２よりも小さい下層コンタクトプラグ１と、前記第２層間絶縁膜１４上に形成された第３層間絶縁膜２２と、前記下層コンタクトプラグ１上で前記第３層間絶縁膜２２を貫通して形成され、前記下層コンタクトプラグ１と電気的に接続された上層コンタクトプラグ２とを有する上下導通構造を備える半導体装置とする。 （もっと読む）

【課題】生産効率を低下させることなく、接続信頼性の高い貫通電極を備えた半導体装置とその製造方法および電子機器を提供する。
【解決手段】基体２の能動面３上に形成された電極パッド５，６と、基体２の裏面７から電極パッド５，６に向けて形成された貫通電極８，９とが、電極パッド５，６から貫通電極８，９に向けて立設された平面視リング状のプラグ１５，１６を介して電気的に接続されており、貫通電極８，９の外周からプラグ１５，１６の表面にかけて、基体２との間に絶縁膜４ａ，１４が連続形成されている。 （もっと読む）

【課題】回路装置における配線の接続信頼性を向上する技術を提供する。
【解決手段】回路装置１０は、回路素子が形成された半導体基板１２と、半導体基板１２の表面Ｓに形成された電極１４と、電極１４の上に設けられた絶縁層１６と、絶縁層１６の上に設けられた第２の配線層１８と、絶縁層１６を貫通して電極１４および第２の配線層１８を電気的に接続する導電性バンプ２０と、を備える。導電性バンプ２０は、電極１４と第２の配線層１８との導通方向の結晶粒のサイズより、半導体基板１２の表面Ｓと平行な方向の結晶粒のサイズが大きい。 （もっと読む）

【課題】信頼性の高い半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、以下の工程を有している。層間絶縁膜１内に下部配線５を備えた第一層を準備する。第一層上にライナー膜１１を設ける。層間絶縁膜１２をライナー膜１１上に設ける。層間絶縁膜１２およびライナー膜１１を貫通して下部配線５に達するトレンチ１４を形成する。トレンチ１４の側壁に沿った層間絶縁膜１２上及びライナー膜１１上と、下部配線５上に位置するトレンチ１４の底部とにバリアメタル１３を形成する。トレンチ１４底部を物理エッチングすることにより、トレンチ１４底部のバリアメタル１３と下部配線５とを削り、円錐形状又は半球形状の孔６をトレンチ１４の下側に設ける。トレンチ１４の側壁上のバリアメタル１３上及び孔６内に導電膜１５を形成する。トレンチ１４及び孔６内にＣｕ膜１９を埋め込む。 （もっと読む）

【課題】ＤＲＡＭなどの半導体記憶装置において、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止する。
【解決手段】活性領域１１１に形成された拡散層領域１２１〜１２３と、これら拡散層領域にそれぞれ接続されたセルコンタクト１３１〜１３３と、これらセルコンタクトにそれぞれ接続された柱状体１４１〜１４３と、柱状体１４１に接続されたビット線１５０と、柱状体１４２，１４３にそれぞれ接続された容量コンタクト１５２，１５３と、容量コンタクトにそれぞれ接続されたストレージキャパシタ１７０とを備える。これにより、セルコンタクトと容量コンタクトとの間に柱状体が介在することから、その分、容量コンタクトの深さが浅くなる。したがって、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止することが可能となる。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間のビット線コンタクトのコンタクトホール形成を確実にできるようにする。
【解決手段】シリコン基板１にメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極ＭＧ、ＳＧが形成されたもので、選択ゲートＳＧ−ＳＧ間の構成として、ゲート電極ＳＧの対向する側壁にシリコン窒化膜１２の厚いスペーサを設ける。シリコン窒化膜１２はシリコン基板１に対してシリコン酸化膜１１を介した状態で形成される。ゲート電極ＭＧ、ＳＧの上部にはコバルトシリサイドの金属シリサイド層８が形成される。ビット線コンタクトのコンタクトホール１６は、シリコン窒化膜１３、１２の部分で自己整合的に制約を受けて狭くなり、確実にコンタクトプラグ１７を形成できる。 （もっと読む）

【課題】改良されたランディングプラグを備えた半導体素子に関する。
【解決手段】半導体素子の製造方法は、ランディングプラグコンタクト領域を画成する半導体基板にリセスゲートを形成し、リセスゲートの側壁にゲートスペーサを形成し、ランディングプラグコンタクト領域の半導体基板をソフト食刻して丸いプロファイルと側壁を備えたリセスを形成し、ゲートスペーサとリセスの側壁に側壁スペーサを形成し、リセスゲート、リセスゲートスペーサ及びリセスを含む半導体基板の上部に層間絶縁膜を形成し、層間絶縁膜を選択的に食刻してランディングプラグコンタクトホールを形成し、ランディングプラグコンタクトホールに導電層を埋め込んでランディングプラグを形成する。 （もっと読む）

【課題】各貫通電極配線の信号遅延時間を同等にする。
【解決手段】半導体装置１０１は、複数の半導体チップ１０２ａ，１０２ｂからなる。半導体チップ１０２ａ，１０２ｂは、それぞれ複数の貫通電極１０６（１０６ａ又は１０６ｂ）を備え、貫通電極１０６が積層方向に沿って連結された貫通電極配線１１０，１１１により入出力端子１０３と電気的に接続されている。複数の貫通電極１０６のうち少なくとも一部は、各貫通電極配線１１０，１１１の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線１１０，１１１の長さに応じて成形された形状の信号遅延調整用貫通電極である。 （もっと読む）

全プロセス完了ウエハに導電性バイアを形成する方法は、全プロセス完了ウエハの背面に少なくとも一つの溝領域を画成するステップと、その溝領域内に少なくとも一つの溝を、その溝内に形成されるバイアに対して全長にわたってシード被覆を可能にする、全体的な深さまで形成するステップと、全プロセス完了ウエハの溝内に所定の深さまでバイアを形成するステップと、バイアの全長にわたってシード層を堆積するステップと、導電性メタルでバイアを充填するためにシード層をめっきするステップとを含む。
（もっと読む）

【課題】 ポリメタルゲート構造を有し、コンタクトホール下面の半導体基板表面及びコンタクトホール下面のプラグ表面にシリサイド膜を有する半導体装置の製造方法におけるゲート構造への配線とコンタクトホール内シリサイド膜への配線の工程を簡略化すること。
【解決手段】 層間絶縁膜（３７）の第１の開口部４１に底部に形成されるコンタクト３２と前記層間絶縁膜（３５，３７）に半導体基板（１０）に達するように形成される第２の開口部４３と前記層間絶縁膜にポリメタルのゲート電極に達するように形成される第３の開口部（４２）とを有する第１の形状を形成し、その表面にコバルト層を堆積させ、熱処理し前記コンタクトの表面及び前記第２の開口部の底面にコバルトシリサイド層（５２）を形成し、コバルトシリサイド層が形成された状態で前記ポリメタルを溶解せずコバルトを溶解する薬液で処理して未反応のコバルト（５１）を除去する。 （もっと読む）

【課題】多層配線構造を備えた半導体装置において、配線溝底面におけるバリアメタル膜の消失を回避しつつ、ビアプラグ下端において下層配線パターンと確実なコンタクトを実現する。
【解決手段】配線溝およびビアホールの側壁面および底面を覆うようにバリアメタル膜をスパッタ法により堆積する際に、前記バリアメタル膜の堆積を、層間絶縁膜主面上における堆積速度がスパッタエッチング速度よりも大きくなる第１の条件で前記バリアメタル膜の堆積を行う第１のスパッタ工程と、前記層間絶縁膜主面上における堆積速度とスパッタエッチング速度がほぼ等しくなる第２の条件で前記バリアメタル膜の堆積を行う第２のスパッタ工程により、実行する。 （もっと読む）

【課題】セル面積の縮小化とともに、シェアードコンタクト形成時のゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突き抜けを防止する。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極１３が形成され、その両側にサイドウォール１５，１６が形成され、ゲート電極１３両側の半導体基板にソース・ドレイン１７，１８が形成されている半導体基板上に、ゲート電極１３、ソース・ドレイン１７，１８等を被覆する犠牲膜２３を形成する工程と、犠牲膜２３にゲート電極１３上から一方側のソース・ドレイン１８上を開口するシェアードコンタクト２４を形成する工程と、シェアードコンタクト２４の内部にゲート電極１３と一方側のソース・ドレイン１８に接続する導電性プラグ２６を形成する工程と、犠牲膜２３を除去する工程とを備えたことを特徴とする。 （もっと読む）

【課題】キャパシタにチャージアップダメージを与えることなく、安定なコンタクト抵抗を有する上部電極用コンタクトプラグを実現する。
【解決手段】半導体基板１００上に形成された第１の層間絶縁膜１０５中の第１のホールの底部及び側壁部に形成された下部電極１０８と、下部電極１０８を覆う容量絶縁膜１０９と、容量絶縁膜１０９を覆う上部電極１１０と、第１の層間絶縁膜１０５中の第２のホールの底部及び側壁部に形成され、上部電極１１０を構成する導電膜を延設させてなる上部電極用コンタクト部１１２と、第１の層間絶縁膜１０５、上部電極１１０及び上部電極用コンタクト部１１２上に形成された第２の層間絶縁膜１１４と、第２の層間絶縁膜１１４を貫通し上部電極用コンタクト部１１２に到達する第１のコンタクトホール内に埋め込まれた上部電極用コンタクトプラグ１２０とを備え、第２のホールは第１のホールの開口径よりも大きい開口径を有している。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して、信頼性の高い半導体装置を作製する方法を提供する。
【解決手段】基板上に導電層を形成し、該導電層上に光透過層を形成し、該光透過層上からフェムト秒レーザを照射して、該導電層及び該光透過層を選択的に除去する工程を有する。なお、該導電層の端部は、該光透過層の端部より内側に配置されるように該導電層及び該光透過層を除去されていてもよい。また、フェムト秒レーザを照射する前に、該光透過層表面に撥液処理を行ってもよい。 （もっと読む）