【課題】高信頼性の貫通電極を有する半導体基板を提供することを目的とする。
【解決手段】第１の開口部（４ａ）の内周と第２の開口部（４ｂ）の間に位置する前記第１絶縁層（２）の面に凹部（６）が形成され、第２配線層（５）が、第１の開口部（４ａ）の内周面と凹部（６）および第２の開口部（４ｂ）を経て第１の配線層（３）に電気接続されていることを特徴とする。 （もっと読む）

【課題】ゲート絶縁膜の厚さが異なるトランジスタを有する半導体装置の製造歩留まりを向上させる。
【解決手段】シリコン基板１上に高耐圧絶縁膜ＩＨ１を形成した後、高耐圧絶縁膜ＩＨ１の表面を削って膜厚を薄くし、高耐圧絶縁膜ＩＨ１と隣接するようにして中耐圧絶縁膜ＩＭ１を形成する。高耐圧絶縁膜ＩＨ１は、熱酸化法によって、シリコン基板１の主面より内側から外側に至るようにして形成し、中耐圧絶縁膜ＩＭ１は高耐圧絶縁膜ＩＨ１より薄くなるようにして形成する。高耐圧絶縁膜ＩＨ１は高耐圧ＭＩＳトランジスタのゲート絶縁膜として、中耐圧絶縁膜ＩＭ１は中耐圧ＭＩＳトランジスタのゲート絶縁膜として形成する。 （もっと読む）

【課題】端子間の接合性に優れ高い信頼性を備えたものにするとともに、端子の狭ピッチ化も容易に対応できる半導体装置、半導体装置の製造方法、及び電子機器を提供する。
【解決手段】本発明の半導体装置１は、半導体基板１０と、半導体基板１０に形成された貫通孔７内に設けられるとともに、半導体基板１０の能動面１０Ａと反対側の裏面１０Ｂに部分的に突出する貫通電極５と、を有し、貫通電極５は、樹脂コア９と、樹脂コア９の少なくとも一部を覆う導電膜１５と、を有し、貫通孔７は、内壁面７ａの少なくとも一部が能動面１０Ａ側に向かって貫通孔７の内径を狭めるテーパー形状となっている。 （もっと読む）

【課題】配線間の容量の増加が抑制された半導体装置およびその製造方法を実現する。
【解決手段】本実施形態における半導体装置１０は、半導体基板１００と、半導体基板１００上に形成された層間絶縁膜１１０（第一の層間絶縁膜）と、層間絶縁膜１１０上に形成された、層間絶縁膜１１０よりも誘電率が低い層間絶縁膜１２０（第二の層間絶縁膜）と、層間絶縁膜１２０を貫通し、底部が層間絶縁膜１１０に入り込んでいるＣｕ配線１４１と、を備えている。Ｃｕ配線１４１は、下方に向かって幅が狭くなる形状を有しており、層間絶縁膜１２０におけるＣｕ配線１４１の側面の傾斜よりも、層間絶縁膜１１０におけるＣｕ配線１４１の側面の傾斜が大きくなっている。 （もっと読む）

【課題】シリコン・チップ中のプログラム可能ヒューズ式スルーシリコン・ビア（ＴＳＶ）を、同一のチップ中の非プログラム型ＴＳＶと併せ提供する。
【解決手段】該プログラム可能ヒューズ式ＴＳＶには、該ＴＳＶ構造内に、チップ表面コンタクト・パッドに隣接するＴＳＶの導電路の断面を限定する側壁スペーサを有する部域を用いることができる。プログラミング回路による十分な電流の印加により、金属のエレクトロマイグレーションが生じ、コンタクト・パッド中にボイド、しかしてオープン回路、が生成される。プログラミングは、多階層チップ・スタック中の２つの隣接するチップ上の相補的回路によって実行することができる。 （もっと読む）

【課題】 スカロップ状側壁を有するシリコン貫通ビアを提供する。
【解決手段】 基板、前記基板を覆う、１つ以上の誘電体層、及び前記基板を穿通して延伸し、スカロップ状の表面の側壁を有し、前記側壁に沿ったスカロップは約０.０１μｍより大きい深さを有するシリコン貫通ビア（ＴＳＶ）を含む半導体デバイス。 （もっと読む）

【課題】製造安定性に優れ、接触抵抗の低減を図ることができる半導体装置およびこの半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、上層配線１２と、下層配線１１と、上層配線１２および下層配線１１間に配置された絶縁層２２〜２４と、絶縁層２２〜２４中に形成されて上層配線１２および下層配線１１を接続する接続部１３と、絶縁層２４中に配置されて、接続部１３に接続される導電層を有する素子１４とを有する。接続部１３は、下層配線１１上および素子１４の前記導電層の端部上にわたって配置され、接続部１３は、下層配線１１上面、素子１４の導電層の端部の上面および側面に接触している。 （もっと読む）

【課題】対向、近接する拡散層と導体との間の漏れ電流を抑制し、効率を向上が図られた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板１を貫通する貫通電極７と、半導体基板１の上部であって、貫通電極７の側方に位置する領域に設けられた拡散層２４と、拡散層２４の上部に設けられた拡散層２２とを備えている。貫通電極７の側面のうち拡散層２４に対向する部分は湾曲しており、拡散層２４の表面のうち貫通電極７に対向する部分は湾曲している。 （もっと読む）

【課題】ＣＶＤ装置への出し入れ回数を減らした表示装置の製造方法および表示装置を提供すること。
【解決手段】本発明にかかる表示装置の製造方法は、絶縁基板上に第１の電極膜と第２の電極膜とを含む導電層、第１の絶縁層、半導体膜、第２の絶縁層および保護層を形成する工程と、半導体膜の上方の第１の領域に配置される所定の厚さの第１のレジスト膜と、第２の電極膜の上方の第２の領域に配置される開口部と、それら以外の領域に配置される厚い第２のレジスト膜と、を保護層上に形成する工程と、第２の領域下をエッチングする工程と、第１のレジスト膜をアッシングにより除去する工程と、第１の領域下に半導体膜に達する第１の孔を形成し、かつ第２の領域下に第２の電極膜に達する第２の孔を形成する工程と、第２のレジスト膜を除去する工程と、半導体膜および第２の電極膜と接続される配線を形成する工程と、を含む。 （もっと読む）

この発明は、電子デバイス用の基板（３）の下側（５）から基板（３）を少なくとも部分的に通って基板（３）の上側（４）に向かうビアホール（９）またはビア（７）を形成する方法を提供する。この方法は、ビアホール（９）の第１の縦方向部分（１１）をエッチングするステップと、ビアホール（９）の第２の縦方向部分（１２）をエッチングするステップとを含み、それにより、第１の縦方向部分（１１）および第２の縦方向部分（１２）はビアホール（９）を実質的に形成し、ビアホール（９）に狭窄部（２３）が形成される。狭窄部（２３）はビアホール（９）の開口部（２４）を規定し、この方法は、狭窄部（２３）がエッチングマスクとして機能している状態でエッチングすることによってビアホール（９）を開けるステップをさらに含む。ビアは、ビアホールを導電性材料で少なくとも部分的に充填することによって形成される。ビアを含む電気デバイス用の基板も提供される。
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【課題】生産性を極端に落とすことなく、開口の形状悪化を抑止するエッチング方法を提供する。
【解決手段】半導体基板１上に絶縁層２を介して形成されたパッド電極３を被覆するように前記半導体基板１の表面に支持体５を接着する工程と、前記半導体基板１の裏面から前記パッド電極３の表面に到達するようにビアホールを形成する工程とを有するものにおいて、前記半導体基板１に対して前記絶縁層２が露出しない位置まで第１の開口を形成する第１のエッチング工程と、前記半導体基板１に対して前記絶縁層２が露出する位置まで第２の開口８を形成する第２のエッチング工程とを、全ての開口に対して行うと共に、前記第２のエッチング工程は前記第１のエッチング工程よりも前記半導体基板に印加される交流電圧の周波数を低くする。 （もっと読む）

【課題】半導体基板に形成される貫通孔底部での絶縁層のノッチの発生、貫通孔下の配線層へのダメージを抑制し、電気的絶縁性の低下や配線層の接続不良を低減できる半導体装置及びその製造方法を提供する。
【解決手段】第一の絶縁層２０３と、第一の絶縁層上の第一の配線層２０４と、半導体基板２０１を貫通し、底部に第一の絶縁層を厚さ方向に除去した部分的なエッチ部を備えた貫通孔２０１ａと、貫通孔の部分的なエッチ部の底部を除く内壁部から半導体基板の第二の面までを覆う第二の絶縁層２０６と、貫通孔の底部に、第一の配線層が露出するように第一の絶縁層に形成された開口部２０３ａと、該開口部で第一の配線層と接すると共に貫通孔の第二の絶縁層上から半導体基板の第二の面の第二の絶縁層上に亘る第二の配線層２０２とを有し、開口部に接する第一の絶縁層が、半導体基板に接する第一の絶縁層より小さい厚さを有する。 （もっと読む）

【課題】 貫通電極を有する半導体装置において、半導体装置の信頼性及び歩留まりの向上を図る。
【解決手段】 半導体基板１０をエッチングして、半導体基板１０の裏面からパッド電極１２に到達するビアホール１６を形成する。ここで、上記エッチングは、ビアホール１６の底部の開口径Ａが、パッド電極１２の平面的な幅Ｃよりも大きく、また前記ビアホール１６の深さの途中における開口径Ｂが、前記幅Ｃ及び前記開口径Ａよりも小さくなるようなエッチング条件により行われる。次に、ビアホール１６の底部でパッド電極１２を露出する第２の絶縁膜１７を、当該ビアホール１６を含む半導体基板１０の裏面上に形成する。次に、ビアホール１６の底部で露出されたパッド電極１２と電気的に接続された貫通電極２０及び配線層２１を形成する。さらに、保護層２２、導電端子２３を形成する。最後に、ダイシングにより半導体基板１０を半導体チップ１０Ａに切断分離する。 （もっと読む）

【課題】絶縁層を厚くして電極間の寄生容量を低く抑えることができ、かつ、当該絶縁層に精度良く開口部を形成して作製される小型の半導体装置、その半導体装置の製造方法、及びその半導体装置を含むパワーモジュールを提供する。
【解決手段】セル１６０は、基板１０４と、基板１０４上に形成されるドレイン電極１８０、ソース電極１８２、及びゲート電極１８４と、基板１０４及び各電極上に形成され、ドレイン電極１８０の表面を露出する開口部２２０が形成された絶縁層１４２とを含む。開口部２２０は、ドレイン電極１８０の表面から絶縁層１４２の表面に向かってその径を広げながら所定高さまで立上がる壁面２２２と、基板１０４の表面から当該所定高さで基板１０４の表面に平行となった踊り場状の平坦面２２４と、平坦面２２４から絶縁層１４２の表面に向かってその径を広げながら立ち上がる壁面２２６とを有する。 （もっと読む）

【課題】メタルポストを凹んだ側面を有する形状で設け、メタルポストをさらに高くする必要なしに、工程費用を節減することができると共に、メタルポストがウエハレベルパッケージと配線基板との間のＣＴＥ差によるパッケージの歪みに対してバッファの役割をすることができるようなウエハレベルパッケージを提供すること。
【解決手段】ダイパッド１１を備えたウエハ１０と、該ダイパッド１１の上面に接続するように設けられた再分配線１３と、該再分配線１３の上面に接続され、凹んだ側面を有するメタルポスト１５と、該メタルポスト１５間の空間に設けられたモールディング樹脂１４と、を含むウエハレベルパッケージを提供する。 （もっと読む）

【課題】本発明は、配線上面部からの金属拡散を抑制することができる、半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明では、半導体基板上の第一層間膜１内に形成された溝２内に、銅と第一金属元素とを含有する銅シード膜４を形成する。その後、銅メッキ処理を施す。その後、銅層の酸化が行われない第一雰囲気中にて第一熱処理を行う。そして、余分な銅合金金属層を除去し、溝２内に銅合金配線６を形成する。その後、酸素を含有する第二雰囲気中にて第二熱処理を行うことにより、銅合金配線６表面に、第一金属元素の酸化物である酸化物層７を形成する。 （もっと読む）

【課題】導電性電極の連結信頼性を高めることができる集積回路構造、スタック構造及びこれらの製造方法を提供する。
【解決手段】第１面１０６上の少なくとも一つの導電性パッド１２０と、少なくとも一つの導電性パッド及び集積回路基板１０５を貫通する貫通ホールとを持つ集積回路基板である。少なくとも一つの導電性電極１５０は、貫通ホール内に前記導電性パッドを貫通して前記導電性パッド上に延び、その内部に該第２面１０７から露出されたボイド１６０ａを備える。 （もっと読む）

【課題】電極パタンを精度よく形成する。
【解決手段】半導体基板の一方面（コンタクト層１０）上に、ＳｉＯ_２膜１２−１、ＳｉＮ膜１４−１、ＳｉＯ_２膜１２−２、およびＳｉＮ膜１４−２を順に積層した４層の絶縁膜を形成する工程と、それら４層の絶縁膜にコンタクト層１０の表面まで貫通するコンタクトホールを形成する工程と、ＳｉＯ_２膜１２に対するエッチングレートがＳｉＮ膜１４に対するエッチングレートより高い薬液（たとえばフッ酸）を用いて、コンタクトホールに露出したＳｉＯ_２膜１２−２の側面をコンタクトホールに露出したＳｉＮ膜１４−２の側面より所定長だけ後退させる工程と、コンタクトホールに露出したコンタクト層１０上に、ＳｉＮ膜１４−２に当接しない厚さを有する電極層２０−１を蒸着により形成する工程と、上記薬液を用いて、ＳｉＮ膜１４−２をＳｉＯ_２膜１２−２とともに除去する工程と、を含む。 （もっと読む）

【課題】セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、ゲート電極１３の側壁の上から半導体基板１１の上に亘って形成されたＬ字サイドウォール１４と、層間絶縁膜２２と、Ｌ字サイドウォール１４に覆われたエクステンション領域１６と、一部がＬ字サイドウォール１４に覆われたソースドレイン領域１５と、ソースドレイン領域１５におけるＬ字サイドウォール１４に覆われていない部分に形成されたシリサイド層１７と、シリサイド層１７と接続されたコンタクト１７とを備えている。Ｌ字サイドウォール１４は、層間絶縁膜２２と比べてエッチングレートが小さい絶縁材料により形成されている。 （もっと読む）

【課題】 シリコン貫通ビア構造およびシリコン貫通ビアを製作する方法を提供する。
【解決手段】 この方法は、（ａ）シリコン基板（１００）内にトレンチ（１４０）を形成するステップであって、トレンチ（１４０）が基板（１００）の上面（１０５）に対して開いているステップと、（ｂ）トレンチ（１４０）の側壁上に二酸化シリコン層（１４５）を形成するステップであって、二酸化シリコン層がトレンチ（１４０）を充填しないステップと、（ｃ）トレンチ内の残りの空間をポリシリコン（１６０）で充填するステップと、（ｄ）（ｃ）の後に、基板（１００）内にＣＭＯＳデバイス（２００）の少なくとも一部分を製作するステップと、（ｅ）トレンチ（１４０）からポリシリコン（１６０）を除去するステップであって、誘電体層（１４５）がトレンチの側壁上に残存するステップと、（ｆ）トレンチ（１４０）を導電性コア（２５５）で再充填するステップと、（ｇ）（ｆ）の後に、基板（１００）の上面（１０５）の上に１つまたは複数の配線層（２６０）を形成するステップであって、基板（１００）に隠されている１つまたは複数の配線レベルのうちの１つの配線レベル（２５５）の１つの電線（２６０）が導電性コア（２５５）の上面に接触するステップとを含む。 （もっと読む）