【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。 （もっと読む）

【課題】配線部を通じた信号伝搬速度を向上できるようにした半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された、前記第１絶縁膜より比誘電率が高い第２絶縁膜と、前記第２絶縁膜と隣接する側面が順テーパ形状を有し、前記第１絶縁膜および前記第２絶縁膜を貫通して形成された複数の縦柱状プラグと、前記第２絶縁膜上に形成された、前記第２絶縁膜よりも比誘電率が低い第３絶縁膜と、前記複数の縦柱状プラグの上部に到達するように前記第３絶縁膜に形成された複数の溝と、前記複数の溝内にそれぞれ形成され、前記複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部と、を備える。 （もっと読む）

【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。 （もっと読む）

【課題】埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板において、支持基板の電位を活性層の表面から取り出すための基板コンタクトの低抵抗化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】活性層１６に素子領域４およびコンタクト領域５が形成された厚膜ＳＯＩ基板２において、ＣＭＯＳトランジスタ７のＢ／Ｌ層２９およびＬ／Ｉ層３７、ｎｐｎバイポーラトランジスタ８のコレクタ層４９と同一層に、ｎ型基板コンタクト１２の貫通コンタクト５８を取り囲むｎ型コンタクト埋め込み層５７を形成する。 （もっと読む）

【課題】コストが低い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、絶縁膜及び電極膜が交互に積層された積層体を形成する工程と、前記積層体上に、サイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、前記隙間内に絶縁材料を埋め込む工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。 （もっと読む）

【課題】導電性ビアおよびそれを形成する方法に関する。
【解決手段】導電性ビアが、導電性接触構造と該導電性接触構造上に配置された誘電体層の突出部との間に配置された部分を含む。１つの実施形態において、突出部は、導電性接触構造上にアンダーカット層を形成し、次に、該導電性接触構造およびアンダーカット層上に誘電体層を形成することによって形成される。誘電体層に空洞を形成し、誘電体層の突出部を形成するようにアンダーカット層の材料が該空洞を通して除去される。導電性ビアの導電性材料は次に、突出部の下および空洞に形成される。 （もっと読む）

【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。 （もっと読む）

【課題】コンタクトホールを微細化する。この時、微細化されたコンタクトホールであっても、半導体装置における電極のコンタクトを確実なものとする。
【解決手段】珪化膜と樹脂材料膜とからなる多層の層間絶縁膜を形成する。その後、コンタクトホールを形成する。このとき、珪化膜に設けられるコンタクトホールの大きさを樹脂材料膜に設けられるコンタクトホールの大きさよりも小さくする。このような構成は、パターンが複雑化してもコンタクトのとりやすいものとすることができる。 （もっと読む）

【課題】基板の貫通孔への金属の充填不良を抑制する。
【解決手段】基板１００の上面１０１と下面１０２との間を貫通する貫通孔１１０に金属１２０を充填する方法は、上面１０１に溶融金属３１を供給する工程Ｓ４０と、下面１０２における貫通孔１１０の開口の周囲の圧力を、上面１０１上に供給された溶融金属３１の周囲の圧力よりも相対的に低くすることで、貫通孔１１０内に溶融金属３１を充填する工程Ｓ３０及びＳ５０と、を備えている。 （もっと読む）

【課題】絶縁層及び金属層の密着性を向上させる。
【解決手段】半導体基板１には、一方の平面１ａから他方の平面１ｂに貫通するビアホール２が形成され、ビアホール２の底部２ａとなる電極パッド層４が他方の平面１ｂに設けられている。この半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂには、絶縁層６が形成されている。また、金属層７が、半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂに絶縁層６を介して形成され、ビアホール２の底部２ａに直接形成されている。ビアホール２の側壁部２ｂには、ビアホール２の底部２ａにおける開口径がビアホール２の開口端部２ｃにおける開口径よりも大きくなるように傾斜面２ｄが形成されている。傾斜面２ｄには、複数の凹凸２ｅが形成されている。 （もっと読む）

【課題】コンタクトホールを微細化する。この時、微細化されたコンタクトホールであっ
ても、半導体装置における電極のコンタクトを確実なものとする。
【解決手段】珪化膜と樹脂材料膜とからなる多層の層間絶縁膜を形成する。その後、コン
タクトホールを形成する。このとき、珪化膜に設けられるコンタクトホールの大きさを樹
脂材料膜に設けられるコンタクトホールの大きさよりも小さくする。このような構成は、
パターンが複雑化してもコンタクトのとりやすいものとすることができる。 （もっと読む）

【課題】３次元的に積層された複数の半導体チップを有する半導体装置の製造歩留まりを向上できる技術を提供する。
【解決手段】半導体基板１の第２面１ｂからパッド３に達する貫通電極１７が形成されている。貫通電極１７の内部にある貫通空間は、第１孔７および第１孔７よりも孔径の小さい第２孔１１によって構成されている。半導体基板１の第２面１ｂから半導体基板１を貫通して層間絶縁膜２の途中まで第１孔７が形成されている。そして、第１孔７の底部から層間絶縁膜２を貫通してパッド３に達する第２孔１１が形成されている。このとき、半導体基板１の第１面１ａに形成されている層間絶縁膜２は、第１孔７の底面と半導体基板１の第１面１ａとの段差を反映して段差形状になっている。すなわち、第１孔７の底面とパッド３間に存在する層間絶縁膜２の膜厚がその他の場所の層間絶縁膜２の膜厚よりも薄くなっている。 （もっと読む）

【課題】半導体装置の作製工程におけるプラズマダメージの影響を低減し、しきい値電圧
のばらつきの抑制された均一な表示特性の半導体装置を提供する。
【解決手段】トランジスタ上の平坦化層と、該平坦化層の上面もしくは下面に設けられる
と共に前記平坦化層からの水分や脱ガス成分の拡散を抑制するバリア層を備えた半導体装
置であって、これら平坦化層及びバリア層の位置関係を工夫することにより平坦化層に及
ぶプラズマダメージを低減する上で有効なデバイス構成を用いる。また、画素電極の構造
として新規な構造との組み合わせにより、輝度の向上等の効果をも付与する。 （もっと読む）

【課題】低コストで、かつ簡便な方法で、コンタクトプラグ上に形成される銅配線の上面にヒロックが生じて短絡が発生することを抑制可能な半導体装置の製造方法を提供する。
【解決手段】配線１３を覆う層間絶縁膜１５の上面に、層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜１６を形成する。エッチングストッパ膜のうち、配線と対向する部分を貫通する第１の開口部１６Ａを形成する。エッチングストッパ膜よりも層間絶縁膜がエッチングされやすい条件を用いて、配線の上面が露出するまで第１の開口部の下方に位置する層間絶縁膜をエッチングして、第１の開口部と共にコンタクトホールを構成する第２の開口部１５Ａを形成する。第１の開口部を埋め込むように、コンタクトホール内に導電膜を成膜することでコンタクトプラグ２７を形成する。電解メッキ法により、コンタクトプラグの上面と接触する銅配線３９を形成する。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して、信頼性の高い半導体
装置を作製する方法を提供する。
【解決手段】基板上に導電層を形成し、該導電層上に光透過層を形成し、該光透過層上か
らフェムト秒レーザを照射して、該導電層及び該光透過層を選択的に除去する工程を有す
る。なお、該導電層の端部は、該光透過層の端部より内側に配置されるように該導電層及
び該光透過層を除去されていてもよい。また、フェムト秒レーザを照射する前に、該光透
過層表面に撥液処理を行ってもよい。 （もっと読む）

【課題】 貫通電極を細くすると、基板に形成した貫通孔を金属材料で埋め込むことが困難になる。また、体積の大きな金属部材が基板内に埋め込まれると、熱膨張係数の差に起因して、機械的な破壊が生じやすくなる。
【解決手段】 基板の第１の表面に、第１の導電膜を含む積層膜が形成されている。基板の、第１の表面とは反対側の第２の表面から内部に向かって、第１の表面までは達しない凹部が形成されている。凹部の底面から第１の表面まで達する貫通孔が形成されている。この貫通孔は、凹部よりも細い。貫通孔内に第２の導電膜が埋め込まれている。第２の導電膜は、第１の導電膜に接続され、凹部の側面及び底面を覆うが、凹部を完全には埋め尽くしていない。 （もっと読む）

【課題】内部への埋め込み材料を増量させて放熱性向上効果を得ることが可能なビアホール構造を、ビアホール形成のための半導体基板へのエッチングの回数を少なくしつつ製造することのできるビアホールの製造方法およびビアホールを有する半導体素子の製造方法を提供する。
【解決手段】メタルマスク８は、メタルマスク１０の開口２３により露出させられた部分８ａを有する。メタルマスク１０は、メタルマスク８よりも厚く形成する。メタルマスク１０の厚さは、開口２３内のエッチングが半導体デバイス形成層４にほぼ到達すると同時に、開口２２のエッチングがソース電極１に到達する厚さに設定する。 （もっと読む）

【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。 （もっと読む）

【課題】接続不良の発生を抑制することのできる、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。 （もっと読む）

【課題】シリコン酸化膜にコンタクト部に到達する高アスペクト比のホールを形成する際に、ホール内のコンタクト材料とコンタクト部との間で十分なコンタクトがとれるようなホールを形成すること。
【解決手段】基板上にＢおよびＰの少なくとも一方を含むシリコン酸化物からなる第１の酸化膜と、その上に形成された、ＢおよびＰを含まないシリコン酸化物からなる第２の酸化膜とを有し、さらに第１の酸化膜および第２の酸化膜の界面より下方に形成されたコンタクト部を有する被処理体を準備し（ステップ１）、第２の酸化膜と前記第１の酸化膜をエッチングしてコンタクト部に到達するホールを形成し（ステップ２）、ＨＦガスおよび不活性ガスを用いたドライプロセスにより第１の酸化膜をエッチングし、第１の酸化膜のコンタクト部上方領域のホール部分を広げる（ステップ３）。 （もっと読む）