半導体装置及び半導体装置の製造方法
【課題】絶縁層及び金属層の密着性を向上させる。
【解決手段】半導体基板１には、一方の平面１ａから他方の平面１ｂに貫通するビアホール２が形成され、ビアホール２の底部２ａとなる電極パッド層４が他方の平面１ｂに設けられている。この半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂには、絶縁層６が形成されている。また、金属層７が、半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂに絶縁層６を介して形成され、ビアホール２の底部２ａに直接形成されている。ビアホール２の側壁部２ｂには、ビアホール２の底部２ａにおける開口径がビアホール２の開口端部２ｃにおける開口径よりも大きくなるように傾斜面２ｄが形成されている。傾斜面２ｄには、複数の凹凸２ｅが形成されている。
【解決手段】半導体基板１には、一方の平面１ａから他方の平面１ｂに貫通するビアホール２が形成され、ビアホール２の底部２ａとなる電極パッド層４が他方の平面１ｂに設けられている。この半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂには、絶縁層６が形成されている。また、金属層７が、半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂに絶縁層６を介して形成され、ビアホール２の底部２ａに直接形成されている。ビアホール２の側壁部２ｂには、ビアホール２の底部２ａにおける開口径がビアホール２の開口端部２ｃにおける開口径よりも大きくなるように傾斜面２ｄが形成されている。傾斜面２ｄには、複数の凹凸２ｅが形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電気機械システム（ＭＥＭＳ）基板等の半導体基板に形成されたビアホールに金属層を設けた半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、マイクロ電気機械システム（ＭＥＭＳ）基板等の半導体基板に設けた電極パッド層を底部とするビアホールに導電層が成膜された半導体装置が、半導体メモリ、撮像素子、センサー、発光素子等の半導体チップとして利用されるようになっている。さらに、複数の半導体チップを積層した半導体パッケージや、マイクロマシーンに用いる集積回路基板、インクジェットヘッドの本体に接続される半導体モジュールなど、さまざまな分野で応用展開が試みられている。
【０００３】
これらの半導体装置は、半導体基板に電極パッド層を底部とするビアホールを形成し、ビアホールの側壁部に絶縁層を形成し、更にビアホール内に金属層が形成された構成となっている（特許文献１参照）。この構成とすることで、半導体基板の表面側に設けた電極と裏面側に設けた電極とを電気的に接続する際に、半導体基板と金属層との電気的な漏れを最小限にしている。なお、半導体基板と電極パッド層との間には、層間絶縁層が設けられている。
【０００４】
通常、半導体基板のビアホールの側壁部は、開口端部から底部に亘って半導体基板の面に対して垂直な垂直面に形成されているため、絶縁層もしくは金属層が、半導体基板のビアホールから剥がれやすいという問題がある。
【０００５】
これを解決する方法として、ビアホールの側壁部におけるビアホール底部側（電極パッド層側）に近い部分（拡大部）の開口径を、ビアホール開口端部側に近い部分の開口径よりも広い構造としたものが提案されている（特許文献２参照）。そして、ビアホール内に絶縁層及び金属層を形成した際に、拡大部にも絶縁層及び金属層を回り込ませることで、絶縁層及び金属層が拡大部に引掛り、絶縁層及び金属層が半導体基板から剥がれにくくなる。つまり、絶縁層及び金属層が拡大部に十分に成膜されれば、絶縁層及び金属層の剥離を防止することは可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１００４３５号公報
【特許文献２】特開２００５−２３５８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したビアホールに拡大部を設けた構成では、絶縁層又は金属層を成膜する際に、蒸着粒子が拡大部に回り込まず、絶縁層又は金属層の成膜が不十分となることがある。特に、物理気相成長法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下ＰＶＤと称す）にて成膜する場合が顕著である。具体的に説明すると、ＰＶＤ法にて成膜する場合、蒸着粒子がビアホール内に直線的に入射するため、拡大部において拡大部よりも開口端部側の側壁部分が影となり、拡大部に蒸着粒子が到達せず、蒸着粒子の回り込みが不十分となり、成膜が不十分となりやすい。このように、絶縁層又は金属層の成膜が不十分となると、絶縁層又は金属層の剥離が生じることとなる。また、金属層に関しては、拡大部で不連続な膜となり金属層の断線を招くこととなる。
【０００８】
そこで、本発明は、ビアホールにおいて絶縁層及び金属層が剥離するのを効果的に防止できる半導体装置及び半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明は、一方の平面から他方の平面に貫通するビアホールが形成された半導体基板と、前記半導体基板の他方の平面に設けられ、前記ビアホールの底部となる電極パッド層と、前記半導体基板の一方の平面及び前記ビアホールの側壁部に形成された絶縁層と、前記絶縁層を介して前記半導体基板の一方の平面及び前記ビアホールの側壁部に形成されると共に、前記ビアホールの底部に形成された金属層と、を備え、前記ビアホールの側壁部には、前記ビアホールの底部における開口径が前記ビアホールの開口端部における開口径よりも大きくなるように傾斜面が形成され、前記傾斜面には、複数の凹凸が形成されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ビアホールの側壁部の傾斜面に複数の凹凸を形成することで、ビアホールの側壁部に対する絶縁層及び金属層の密着性が向上し、ビアホールにおける絶縁層及び金属層の剥離が効果的に防止される。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体装置の概略構成を示す断面模式図である。
【図２】図１の一点鎖線の円で示したビアホールの傾斜面及びその近傍の拡大模式図であり、（ａ）は第１の垂直面がある場合、（ｂ）は第１の垂直面がない場合を示している。
【図３】半導体装置を製造する各工程の概略を示す図であり、（ａ）はマスク層形成工程、（ｂ）はビアホール形成工程、（ｃ）はマスク層除去工程を示している。
【図４】半導体装置を製造する各工程の概略を示す図であり、（ａ）は絶縁層形成工程、（ｂ）は金属層形成工程、（ｃ）は導電層形成工程を示している。
【図５】ビアホール形成工程にてＢＯＳＣＨ法により傾斜面に凹凸を形成する際の説明図であり、（ａ）はデポジッションプロセス、（ｂ）はエッチングプロセスを示している。
【図６】ビアホールの傾斜面及びその近傍の拡大模式図であり、（ａ）は傾斜面の凹凸が段差形状に形成された場合、（ｂ）は傾斜面の凹凸が溝状に形成された場合を示している。
【図７】図６（ｂ）に示す傾斜面及び凹凸を形成するプロセスを説明するための図であり、（ａ）は有底穴の底部にグレートーンマスクを形成した状態、（ｂ）はグレートーンマスクの形成後に半導体基板をエッチングしている状態を示している。（ｃ）はビアホールが形成された状態を示している。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態に係る半導体装置の概略構成を示す断面模式図である。図１に示す半導体装置１００は、半導体基板１を備えている。この半導体基板１には、一方の平面１ａから他方の平面１ｂに貫通するビアホール２が形成されている。この半導体基板１は、例えばシリコン等の半導体材料からなる。そして、半導体基板１の他方の平面１ｂには、層間絶縁層３を介してビアホール２の底部２ａとなる電極パッド層４が設けられている。この電極パッド層４は、例えばアルミニウム単体や、アルミニウムを主成分とする銅やシリコン等との合金等の金属（導電性部材）からなる。つまり、ビアホール２は、電極パッド層４からなる底部２ａと、半導体からなる側壁部２ｂとで構成されている。なお、半導体基板１の他方の平面１ｂ側には、層間絶縁層３及び電極パッド層４を覆うように、絶縁性を有する樹脂材からなるパッシベーション層５が設けられている。
【００１３】
また、半導体装置１００は、半導体基板１の一方の平面１ａ上及びビアホール２の側壁部２ｂ上に形成された絶縁層６と、絶縁層６上及びビアホール２の底部２ａ上に形成された金属層７と、金属層７上に形成された導電層８と、を備えている。金属層７は、バリア層９と、シード層１０とからなる。
【００１４】
絶縁層６の材質としては、無機材料や有機材料を用いることができ、例えば無機材料では窒化珪素および酸化珪素等を用いることができる。また、有機材料ではパリレン、ポリイミド、ポリ尿素等を用いることができるが、絶縁性が良好な材料であればこれらに限定されるものではない。バリア層９の材質としては、チタン、タンタル、タングステンを含む単一金属や、合金、窒化物等の他に、ニッケル、クロム、コバルト、モリブデン等を主成分とした材質が挙げられる。更に、バリア層９の材質としてはシード層１０の材質と電極パッド層４の材質とで相互拡散が最小限に抑えられ、且つ電気抵抗が充分低い材質であれば適宜用いることが可能で、前記材料に限定されるものでない。また、シード層１０と導電層８の材質は同一の材質が好ましく、例えば銅、金、銀、ニッケル等が挙げられるが、これらの材質に限定されるものではない。
【００１５】
これら金属層７及び導電層８は、半導体基板１の一方の平面１ａ側に配置された不図示の機能部材（例えば半導体素子等）と、他方の平面１ｂ側に配置された不図示の機能部材（例えば半導体素子等）とをビアホール２を介して電気的に接続するためのものである。そのため、半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂ上に金属層７及び導電層８を設ける際には、絶縁層６を介在させて、半導体基板１と金属層７及び導電層８との電気的絶縁を確保している。
【００１６】
ここで、絶縁層６や金属層７（バリア層９及びシード層１０）の成膜は、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤ法と称す）や物理気相成長法（ＰＶＤ法）にて行うことが考えられる。ところが、半導体基板１に機能部材を設ける場合に、機能部材や機能部材を形成するための部材の耐熱温度が問題となることがある。つまり、ＣＶＤ法では、ＰＶＤ法にて成膜する場合よりも、半導体基板１が高温に晒されるため、金属層７や絶縁層６を成膜する際に、ＣＶＤ法を用いることができない場合がある。この場合は、ＣＶＤ法を用いずに、ＣＶＤ法よりも低温で処理できるＰＶＤ法で金属層７や絶縁層６を成膜するのがよい。
【００１７】
導電層８の成膜は、シード層１０を陰極とした電解めっき法にて行うのが好ましい。ここで、図１ではビアホール２の内部で導電層８を略均一な膜厚に形成した場合を図示したが、導電層８をビアホール２の内部に充填するように構成することも可能である。
【００１８】
また、金属層７がバリア層９及びシード層１０から構成され、さらに金属層７上に導電層８を形成した場合について説明したが、これに限定されるものでなく、例えば金属を主成分とした導電性インク等を用いることも可能である。
【００１９】
図２は、図１の一点鎖線の円で示したビアホールの傾斜面及びその近傍の拡大模式図である。図２（ａ）に示すように、本実施の形態では、ビアホール２の側壁部２ｂには、ビアホール２の底部２ａにおける開口径がビアホール２の開口端部２ｃにおける開口径よりも大きくなるように傾斜面２ｄが形成されている。この傾斜面２ｄには、複数の針状の凹凸２ｅが形成されている。そして、ビアホール２の側壁部２ｂには、傾斜面２ｄに対してビアホール２の底部側に配置された第１の垂直面２ｆと、傾斜面２ｄに対してビアホール２の開口端部側に配置された第２の垂直面２ｇとが形成されている。
【００２０】
このように、傾斜面２ｄは、ビアホール２の開口端部２ｃ側から見えるように（ビアホール２の開口端部を臨むように）傾斜しているので、ＰＶＤ法により蒸着粒子をビアホール２内に照射した際に、シャドウイング効果による成膜不足を回避することができる。つまり、ＰＶＤ法にて絶縁層６及び金属層７を成膜した際には、ビアホール２内で成膜不足となるのを回避することができる。もちろん、ＣＶＤ法にて絶縁層６及び金属層７を成膜した際にも、ビアホール内での成膜不足は回避できる。そして、ビアホール２内に成膜された絶縁層６及び金属層７は、複数の凹凸２ｅにより密着保持され、剥離が抑制される。
【００２１】
なお、この傾斜面２ｄは、ビアホール２の底部２ａ近傍に形成されていればよく、図２（ｂ）に示すように、第１の垂直面２ｆが極端に短いか、第１の垂直面２ｆがない場合であってもよい。即ち、ビアホール２の側壁部２ｂが、傾斜面２ｄ及び垂直面２ｇからなる場合であってもよい。また、この傾斜面２ｄが１つの場合について説明したが、傾斜面が垂直面を挟んで、ビアホール２の深さ方向に複数形成されていても同様の効果が得られる。
【００２２】
ここで、複数の凹凸２ｅの平均高さＲｃは、０．２μｍ以上１０μｍ以下とするのが好ましい。凹凸の平均高さＲｃが０．２μｍ未満ではアンカー効果によるシード層１０の密着性向上の効果が得られず、１０μｍより大きいと絶縁層６、バリア層９及びシード層１０の被覆性が維持できない。なお、凹凸２ｅの平均高さＲｃの測定方法としては、ビアホール内の複数の凹凸２ｅを有する傾斜面２ｄの断面が確認できる研磨加工等を行い、走査型電子顕微鏡（ＳＥＭ）等で観察することで可能である。
【００２３】
また、第１の垂直面２ｆの高さＨ１は、半導体基板１の厚みＨ２の１／５０以上１／４以下とすることが好ましい。第１の垂直面２ｆの高さＨ１が半導体基板１の厚みＨ２の１／５０未満では電極パッド層４の近傍でエッチング不足が生じやすいためであり、ビアホール２の製造の容易性から１／５０以上とするのがよい。また、第１の垂直面２ｆの高さＨ１が半導体基板１の厚みＨ２の１／４よりも大きい場合では、電極パッド層４に近い部分の側壁部２ｂに形成された絶縁層６もしくは金属層７が、半導体基板１から剥がれやすいという課題を解消できない。そのため、第１の垂直面２ｆの高さＨ１は半導体基板１の厚みＨ２の１／４以下とするのがよい。
【００２４】
また、ビアホール２の第１の垂直面２ｆの部分における開口径Ｗ１は、ビアホール２の第２の垂直面２ｇの部分における開口径Ｗ２の１／２以上９／１０以下とするのが好ましい。開口径Ｗ１が開口径Ｗ２に対して９／１０以上１未満では、傾斜面２ｄがほとんど形成されていない状態であるため、絶縁層６及び金属層７の密着性を向上することが困難となる。そのため、開口径Ｗ１は開口径Ｗ２の９／１０以下とするのがよい。また、開口径Ｗ１が開口径Ｗ２に対して１／２未満では、電極パッド層４に直近の垂直面２ｆにおける開口径Ｗ２が極度に小さくなるため、ＰＶＤ法を用いた時の被覆性が低下し、絶縁層６又は金属層７の密着性を向上することが困難となる。そのため、開口径Ｗ１は開口径Ｗ２の１／２以上とするのがよい。
【００２５】
ここで、第１の垂直面２ｆ及び第２の垂直面２ｇは、ビアホール２の底部２ａ（電極パッド層４）に対して９０度に限定するものではなく、ビアホール２の底部２ａ（電極パッド層４）に対して８３度以上９３度以下の範囲内であればよい。そして、傾斜面２ｄのビアホール２の底部２ａ（電極パッド層４）に対する角度は、０度以上８３度未満がよい。垂直面２ｆ，２ｇが８３度未満では、半導体基板１の厚みが大きくなるに連れ、又はビアホール２のアスペクト比（縦／横比）が大きくなるに連れ、ビアホール２の配置間隔が広くなり、設計の自由度が制約されるためである。また、垂直面２ｆ，２ｇが９３度より大きくなるとＰＶＤ法を用いた時の被覆性が低下し、絶縁層６又は金属層７の密着性を向上することが困難となるためである。
【００２６】
次に、半導体装置１００の製造方法について説明する。図３及び図４は、半導体装置１００を製造する各工程の概略を示す図であり、図３（ａ）はマスク層形成工程、図３（ｂ）はビアホール形成工程、図３（ｃ）はマスク層除去工程を示している。また、図４（ａ）は絶縁層形成工程、図４（ｂ）は金属層形成工程、図４（ｃ）は導電層形成工程を示している。
【００２７】
まず、図３（ａ）に示すように、半導体基板１の一方の平面１ａに、半導体基板１の他方の平面１ｂに設けた電極パッド層４に相対する位置に開口部１０１ａを有するマスク層１０１を形成する（マスク層形成工程）。
【００２８】
次いで、図３（ｂ）に示すように、半導体基板１に、マスク層形成工程にて形成されたマスク層１０１の開口部１０１ａから電極パッド層４に達するビアホール２を、ＢＯＳＣＨ法により形成する（ビアホール形成工程）。このＢＯＳＣＨ法では、エッチングプロセスとデポジッションプロセスとが交互に繰り返される。次いで、図３（ｃ）に示すように、マスク層１０１を例えばエッチングガスにより除去する（マスク層除去工程）。
【００２９】
次いで、図４（ａ）に示すように、半導体基板１の一方の平面１ａ及びビアホール形成工程にて形成されたビアホール２の側壁部２ｂに絶縁層６を形成する（絶縁層形成工程）。本実施の形態では、ＣＶＤ法により絶縁層６が形成される。つまり、半導体基板１の温度を機能部材の耐熱温度よりも低い温度に維持できるのであれば、ＣＶＤ法を用いて成膜をすることができるためであり、半導体基板１を耐熱温度よりも低い温度に維持できない場合は、ＰＶＤ法にて成膜を行うのがよい。
【００３０】
次いで、図４（ｂ）に示すように、半導体基板１の一方の平面１ａ及びビアホール２の内部に、ＰＶＤ法によりバリア層９及びシード層１０からなる金属層７を形成する（金属層形成工程）。具体的には、この金属層形成工程では、半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂに、絶縁層６を介して金属層７を形成し、また、ビアホール２の底部２ａ（電極パッド層４）に直接金属層７を形成する。この金属層７の形成の際には、まず、バリア層９をＰＶＤ法により成膜した後、シード層１０をＰＶＤ法により成膜する。このようにＰＶＤ法にて金属層７を形成したのは、ＣＶＤ法で金属層の成膜を行うと、半導体基板１の温度が機能部材の耐熱温度を上回る可能性があるからである。次いで、図４（ｃ）に示すように、金属層７上に導電層８を形成する（導電層形成工程）。この導電層形成工程では、電解めっき法により導電層８を形成する。
【００３１】
以上の製造工程のうち、本実施の形態では、ビアホール形成工程において、ビアホール２の側壁部２ｂに傾斜面２ｄを形成し、傾斜面２ｄに複数の凹凸２ｅを形成する。傾斜面２ｄ及び複数の凹凸２ｅの形成方法としては、本実施の形態では、エッチングガスと側壁保護用ガスを交互に供給し、エッチングプロセスと側壁部２ｂを保護するデポジッションプロセスとを交互に繰り返すＢＯＳＣＨ法により形成する。
【００３２】
具体的には、エッチングガスに六フッ化硫黄を、側壁保護用ガスに八フッ化四炭素をそれぞれ用いる。ここで、印加時間２０〜５０％程度のパルス状のバイアスを低パワーでエッチングする条件を第１の条件と、印加時間１〜１０％程度の高パワーバイアスでエッチングする条件を第２の条件とする。そして、ビアホール形成工程では、ビアホール２の底部２ａにおける開口径が開口端部２ｃにおける開口径よりも大きくなるように、ビアホール２の深さ方向にエッチングが進むに連れてエッチング速度を第１の条件から第２の条件に徐々に低下させる。これにより、ビアホール２の側壁部には傾斜面２ｄが形成される。
【００３３】
このように傾斜面２ｄを形成した後は、第１の垂直面２ｆに対応する部分を、エッチングプロセスとデポジッションプロセスとを交互に繰り返して形成することとなる。その際に、傾斜面２ｄには、デポジッションプロセスにより、図５（ａ）に示すように、保護膜２０１が成膜されるが、一定の膜厚とはならない。
【００３４】
そして、次のエッチングプロセスにより、図５（ｂ）に示すように、保護膜２０１がエッチングされるが、そのエッチング処理の際にデポジッションプロセスにて傾斜面上に形成された保護膜２０１の残留物２０２が残る。そして、引き続きエッチング処理を行うと、残留物２０２をマスクとして傾斜面２ｄに複数の凹凸２ｅが形成される。
【００３５】
このように、ビアホール２の側壁部２ｂの傾斜面２ｄには、複数の凹凸２ｅが形成されるので、ビアホール２の側壁部２ｂに対する絶縁層６及び金属層７の密着性が向上し、ビアホール２における絶縁層６及び金属層７の剥離が効果的に防止される。これにより、信頼性の高い半導体装置が得られる。
【００３６】
以上、傾斜面２ｄに複数の針状の凹凸２ｅを形成した場合について説明したが、更に別の実施の形態として、図６（ａ）に示すように、傾斜面２２ｄ複数の凹凸２２ｅが段差形状に形成されていてもよい。そして、傾斜面２２ｄに対してビアホール２２の底部側に配置された第１の垂直面２２ｆと、傾斜面２２ｄに対してビアホール２２の開口端部側に配置された第２の垂直面２２ｇとが形成されていてもよい。
【００３７】
この場合、マスク層形成工程、マスク層除去工程、絶縁層形成工程、金属層形成工程、及び導電層形成工程は、上述した通りであるが、ビアホール形成工程が異なる。具体的に説明すると、エッチングガスに六フッ化硫黄を、側壁保護用ガスに八フッ化四炭素をそれぞれ用いる。ここで、印加時間２０〜５０％程度のパルス状のバイアスを低パワーでエッチングする条件を第１の条件とし、印加時間１〜１０％程度の高パワーバイアスでエッチングする条件を第２の条件とする。そして、ビアホール２２の底部２２ａにおける開口径が開口端部における開口径よりも大きくなるように、ビアホール２２の深さ方向にエッチングが進むに連れてエッチング速度を第１の条件から第２の条件に段階的に低下させる。これにより、ビアホール２２の側壁部２２ｂには、複数の凹凸２２ｅを有する傾斜面２２ｄが形成される。
【００３８】
このように、ビアホール２２の側壁部２２ｂの傾斜面２２ｄには、複数の凹凸２２ｅが形成されるので、ビアホール２２の側壁部２２ｂに対する絶縁層６及び金属層７の密着性が向上し、ビアホール２２における絶縁層６及び金属層７の剥離が効果的に防止される。これにより、信頼性の高い半導体装置が得られる。
【００３９】
また、更に別の実施の形態として、図６（ｂ）に示すように、傾斜面３２ｄに複数の凹凸３２ｅが溝状に形成されていてもよい。そして、傾斜面３２ｄに対してビアホール３２の底部側に配置された第１の垂直面３２ｆと、傾斜面３２ｄに対してビアホール３２の開口端部側に配置された第２の垂直面３２ｇとが形成されていてもよい。
【００４０】
この場合、マスク層形成工程、マスク層除去工程、絶縁層形成工程、金属層形成工程、及び導電層形成工程は、上述した通りであるが、ビアホール形成工程が異なる。以下、図７を参照しながらビアホール形成工程について具体的に説明する。まず、図７（ａ）に示すように、半導体基板１の一方の平面１ａにおいてマスク層１０１の開口部よりも径の小さい開口部を有するグレートーンマスク３０１を形成する。具体的には、ガラス板４０１に設けられた遮光膜（例えばＣｒ）４０２及び半透明膜４０３を半導体基板１の平面１ａに設けられたマスク層１０１に対向させ、露光する。これにより、半透明膜４０３に対向する部分が、マスク層１０１と同じ材料からなるグレートーンマスク３０１となる。ここで、グレートーンマスク３０１は、ＢＯＳＣＨ法におけるエッチングプロセスにてビアホール３２の形成途中で消失するように、例えばマスク層１０１よりも薄い膜厚に設定されている。なお、マスク層１０１は、ビアホール３２形成時のエッチングプロセスにより徐々に膜厚が薄くなっていくので、ビアホール形成工程におけるビアホール３２の形成直後においても半導体基板１の平面１ａに残留する膜厚に設定されている。
【００４１】
次いで、ＢＯＳＣＨ法にてエッチングプロセスとデポジッションプロセスとを交互に繰り返して、図７（ｂ）に示すように、グレートーンマスク３０１の開口部に対応する位置に有底穴３２Ｂを形成する。このとき、半導体基板１の平面１ａにおけるグレートーンマスク３０１に対応する部分には、複数の凹凸３２ｅが形成され、また、エッチングプロセスによりグレートーンマスク３０１が徐々にエッチングされて消失する。更にＢＯＳＣＨ法にてエッチングプロセスとデポジッションプロセスとを交互に繰り返すことにより、図７（ｃ）に示すように、電極パッド層４を底部３２ａとするビアホール３２が形成される。その際に、半導体基板１におけるグレートーンマスク３０１が消失した部分は、エッチングプロセスによりエッチングされるが、有底穴３２Ｂの底部とエッチング速度が同じである。したがって、有底穴３２Ｂの底部に対する凹凸部分の高さは、工程の安定性を鑑みてオーバーエッチングを行うと若干（１〜２μｍ程度）小さくなる所もあるが、だいたい保持されたままエッチングされ、最終的にビアホール３２の第１の垂直部２ｆの高さとなる。
【００４２】
このように、ビアホール３２の側壁部３２ｂには、グレートーンマスク３０１が形成された位置に傾斜面３２ｄが形成され、グレートーンマスク３０１を介してエッチングプロセスにより傾斜面３２ｄに複数の凹凸３２ｅが形成される。
【００４３】
以上、ビアホール３２の側壁部３２ｂの傾斜面３２ｄには、複数の凹凸３２ｅが形成されるので、ビアホール３２の側壁部３２ｂに対する絶縁層６及び金属層７の密着性が向上し、ビアホール３２における絶縁層６及び金属層７の剥離が効果的に防止される。これにより、信頼性の高い半導体装置が得られる。
【実施例】
【００４４】
［実施例１］
半導体基板として基板厚みが２００μｍで二酸化珪素の層間絶縁層を形成したシリコン基板を用い、層間絶縁層上には半導体素子と半導体素子から電気的に配線されたアルミニウム−銅合金の電極パッド層を形成した。更に、層間絶縁層及び電極パッド層上には酸化珪素と窒化珪素とを積層してなるパッシベーション層を形成したものを用いた。次に、フォトリソグラフィー法にてレジストをパターニングして、半導体素子と反対側の基板面に直径５０μｍの円形状に開口したレジストマスク層を形成した。
【００４５】
次に、ＢＯＳＣＨプロセスを用いて、エッチング条件として高周波パワーを１８００Ｗ、六フッ化硫黄のガス流量を１５０ｓｃｃｍ、八フッ化四炭素のガス流量を７０ｓｃｃｍとした。また、バイアス条件としては、印加時間４０％でパワー３０Ｗのパルスバイアスを用いた条件から、印加時間３％でパワー２５０Ｗの条件へと連続的に切り替えた。これにより、ビアホールの幅５０μｍで長さ１７０μｍの第２の垂直面と、ビアホールの幅４２μｍで長さ１５μｍの第１の垂直面と、平均高さ（Ｒｃ）が０．９μｍの複数の凹凸を有する傾斜面とを側壁部に形成した。このときの傾斜面には、図２（ａ）に示すように、突起状の凹凸を形成した。
【００４６】
次に、カソードプラズマＣＶＤ法を用いて、半導体素子と反対側の基板面及びビアホールの側壁部に、酸化珪素の絶縁層を形成した。また、電極パッド層上の絶縁層の除去方法としては、まず半導体素子と反対側の基板面でビアホールと同心円状の直径４０μｍの円形状に開口したドライフィルムレジストによるマスク層を形成した。次に、四フッ化炭素ガスを用いた反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：以下ＲＩＥと略す）にて、ドライフィルムレジストによるマスク層を介して電極パッド層上の絶縁層をエッチングした。
【００４７】
次に、ＰＶＤ法であるスパッタ法によりチタンのバリア層と金のシード層を形成した後に、電解めっき法にて、半導体基板の半導体素子と反対側の基板面で平均厚み５μｍの略均一膜厚の電解金めっき導電層を形成した。以上の実施例１により、絶縁層及び金属層の密着性が向上し、信頼性の高い半導体装置が得られた。
【００４８】
［実施例２］
実施例１と同様の半導体素子が形成された、基板厚みが２００μｍのシリコン基板を用いた。次に、レジストをパターニングして、半導体素子と反対側の基板面に直径６０μｍの円形状に開口したレジストマスク層を形成した。
【００４９】
次に、ＢＯＳＣＨプロセスを用いて、実施例１と同様のエッチング条件とした。また、バイアス条件としては、印加時間４０％でパワー３０Ｗのパルスバイアスを用いた条件から、印加時間３％でパワー２５０Ｗの条件へと段階的に切り替えた。これにより、ビアホールの幅６０μｍで長さ１８０μｍの第２の垂直面と、ビアホールの幅４５μｍで長さ１０μｍの第１の垂直面と、平均高さ（Ｒｃ）が１．２μｍの凹凸形状を有する傾斜面とを側壁部に形成した。このときの傾斜面には、図６（ａ）に示すように、段差形状の凹凸を形成した。
【００５０】
次に、カソードプラズマＣＶＤ法を用いて、実施例１と同様に、酸化珪素の絶縁層を形成した後、ビアホールと同心円状の直径４０μｍの円形状に開口したマスク層を形成し、四フッ化炭素ガスを用いたＲＩＥにて、電極パッド層上の絶縁層をエッチングした。
【００５１】
次に、実施例１と同様に、ＰＶＤ法であるスパッタ法によりチタンのバリア層と金のシード層を形成した後に、電解めっき法にて、半導体基板の半導体素子と反対側の基板面で平均厚み５μｍの略均一膜厚の電解金めっき導電層を形成した。以上の実施例２により、絶縁層及び金属層の密着性が向上し、信頼性の高い半導体装置が得られた。
【００５２】
［実施例３］
実施例１と同様の半導体素子が形成された、基板厚みが２００μｍのシリコン基板を用いた。次に、レジストをパターニングして、半導体素子と反対側の基板面に直径６０μｍの円形状に開口したレジストマスク層を形成した。
【００５３】
次に、半透明膜を用いてレジストマスク層の一部分に露光し、外径が８０μｍで、直径６０μｍの円形状に開口するグレートーンマスクを形成した。つまり、直径８０μｍの開口部を有するマスク層と、マスク層の開口部内に直径６０μｍの開口部を有するグレートーンマスクとを形成した。次に、ＢＯＳＣＨプロセスを用いて、エッチングをすることにより、ビアホールの幅８０μｍで長さ１６０μｍの第２の垂直面と、幅６０μｍで長さ４０μｍの第１の垂直面と、平均高さ（Ｒｃ）が０．６μｍの凹凸形状を有する傾斜面とを側壁部に形成した。このときの傾斜面は、図６（ｂ）に示すように、傾斜角度が略０度となり、この傾斜面には、溝状の凹凸を形成した。
【００５４】
次に、カソードプラズマＣＶＤ法を用いて、実施例１と同様に、酸化珪素の絶縁層を形成した後、ビアホールと同心円状の直径５０μｍの円形状に開口したマスク層を形成し、四フッ化炭素ガスを用いたＲＩＥにて、電極パッド層上の絶縁層をエッチングした。
【００５５】
次に、実施例１と同様に、ＰＶＤ法であるスパッタ法によりチタンのバリア層と金のシード層を形成した後に、電解めっき法にて、半導体基板の半導体素子と反対側の基板面で平均厚み５μｍの略均一膜厚の電解金めっき導電層を形成した。以上の実施例３により、絶縁層及び金属層の密着性が向上し、信頼性の高い半導体装置が得られた。
【符号の説明】
【００５６】
１…半導体基板、１ａ…一方の平面、１ｂ…他方の平面、２，２２，３２…ビアホール、２ａ，２２ａ，３２ａ…底部、２ｂ，２２ｂ，３２ｂ…側壁部、２ｄ，２２ｄ，３２ｄ…傾斜面、２ｅ，２２ｅ，３２ｅ…凹凸、２ｆ…第１の垂直面、２ｇ…第２の垂直面、４…電極パッド層、６…絶縁層、７…金属層、８…導電層、９…バリア層、１０…シード層
【技術分野】
【０００１】
本発明は、マイクロ電気機械システム（ＭＥＭＳ）基板等の半導体基板に形成されたビアホールに金属層を設けた半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、マイクロ電気機械システム（ＭＥＭＳ）基板等の半導体基板に設けた電極パッド層を底部とするビアホールに導電層が成膜された半導体装置が、半導体メモリ、撮像素子、センサー、発光素子等の半導体チップとして利用されるようになっている。さらに、複数の半導体チップを積層した半導体パッケージや、マイクロマシーンに用いる集積回路基板、インクジェットヘッドの本体に接続される半導体モジュールなど、さまざまな分野で応用展開が試みられている。
【０００３】
これらの半導体装置は、半導体基板に電極パッド層を底部とするビアホールを形成し、ビアホールの側壁部に絶縁層を形成し、更にビアホール内に金属層が形成された構成となっている（特許文献１参照）。この構成とすることで、半導体基板の表面側に設けた電極と裏面側に設けた電極とを電気的に接続する際に、半導体基板と金属層との電気的な漏れを最小限にしている。なお、半導体基板と電極パッド層との間には、層間絶縁層が設けられている。
【０００４】
通常、半導体基板のビアホールの側壁部は、開口端部から底部に亘って半導体基板の面に対して垂直な垂直面に形成されているため、絶縁層もしくは金属層が、半導体基板のビアホールから剥がれやすいという問題がある。
【０００５】
これを解決する方法として、ビアホールの側壁部におけるビアホール底部側（電極パッド層側）に近い部分（拡大部）の開口径を、ビアホール開口端部側に近い部分の開口径よりも広い構造としたものが提案されている（特許文献２参照）。そして、ビアホール内に絶縁層及び金属層を形成した際に、拡大部にも絶縁層及び金属層を回り込ませることで、絶縁層及び金属層が拡大部に引掛り、絶縁層及び金属層が半導体基板から剥がれにくくなる。つまり、絶縁層及び金属層が拡大部に十分に成膜されれば、絶縁層及び金属層の剥離を防止することは可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１００４３５号公報
【特許文献２】特開２００５−２３５８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したビアホールに拡大部を設けた構成では、絶縁層又は金属層を成膜する際に、蒸着粒子が拡大部に回り込まず、絶縁層又は金属層の成膜が不十分となることがある。特に、物理気相成長法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下ＰＶＤと称す）にて成膜する場合が顕著である。具体的に説明すると、ＰＶＤ法にて成膜する場合、蒸着粒子がビアホール内に直線的に入射するため、拡大部において拡大部よりも開口端部側の側壁部分が影となり、拡大部に蒸着粒子が到達せず、蒸着粒子の回り込みが不十分となり、成膜が不十分となりやすい。このように、絶縁層又は金属層の成膜が不十分となると、絶縁層又は金属層の剥離が生じることとなる。また、金属層に関しては、拡大部で不連続な膜となり金属層の断線を招くこととなる。
【０００８】
そこで、本発明は、ビアホールにおいて絶縁層及び金属層が剥離するのを効果的に防止できる半導体装置及び半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明は、一方の平面から他方の平面に貫通するビアホールが形成された半導体基板と、前記半導体基板の他方の平面に設けられ、前記ビアホールの底部となる電極パッド層と、前記半導体基板の一方の平面及び前記ビアホールの側壁部に形成された絶縁層と、前記絶縁層を介して前記半導体基板の一方の平面及び前記ビアホールの側壁部に形成されると共に、前記ビアホールの底部に形成された金属層と、を備え、前記ビアホールの側壁部には、前記ビアホールの底部における開口径が前記ビアホールの開口端部における開口径よりも大きくなるように傾斜面が形成され、前記傾斜面には、複数の凹凸が形成されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ビアホールの側壁部の傾斜面に複数の凹凸を形成することで、ビアホールの側壁部に対する絶縁層及び金属層の密着性が向上し、ビアホールにおける絶縁層及び金属層の剥離が効果的に防止される。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体装置の概略構成を示す断面模式図である。
【図２】図１の一点鎖線の円で示したビアホールの傾斜面及びその近傍の拡大模式図であり、（ａ）は第１の垂直面がある場合、（ｂ）は第１の垂直面がない場合を示している。
【図３】半導体装置を製造する各工程の概略を示す図であり、（ａ）はマスク層形成工程、（ｂ）はビアホール形成工程、（ｃ）はマスク層除去工程を示している。
【図４】半導体装置を製造する各工程の概略を示す図であり、（ａ）は絶縁層形成工程、（ｂ）は金属層形成工程、（ｃ）は導電層形成工程を示している。
【図５】ビアホール形成工程にてＢＯＳＣＨ法により傾斜面に凹凸を形成する際の説明図であり、（ａ）はデポジッションプロセス、（ｂ）はエッチングプロセスを示している。
【図６】ビアホールの傾斜面及びその近傍の拡大模式図であり、（ａ）は傾斜面の凹凸が段差形状に形成された場合、（ｂ）は傾斜面の凹凸が溝状に形成された場合を示している。
【図７】図６（ｂ）に示す傾斜面及び凹凸を形成するプロセスを説明するための図であり、（ａ）は有底穴の底部にグレートーンマスクを形成した状態、（ｂ）はグレートーンマスクの形成後に半導体基板をエッチングしている状態を示している。（ｃ）はビアホールが形成された状態を示している。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態に係る半導体装置の概略構成を示す断面模式図である。図１に示す半導体装置１００は、半導体基板１を備えている。この半導体基板１には、一方の平面１ａから他方の平面１ｂに貫通するビアホール２が形成されている。この半導体基板１は、例えばシリコン等の半導体材料からなる。そして、半導体基板１の他方の平面１ｂには、層間絶縁層３を介してビアホール２の底部２ａとなる電極パッド層４が設けられている。この電極パッド層４は、例えばアルミニウム単体や、アルミニウムを主成分とする銅やシリコン等との合金等の金属（導電性部材）からなる。つまり、ビアホール２は、電極パッド層４からなる底部２ａと、半導体からなる側壁部２ｂとで構成されている。なお、半導体基板１の他方の平面１ｂ側には、層間絶縁層３及び電極パッド層４を覆うように、絶縁性を有する樹脂材からなるパッシベーション層５が設けられている。
【００１３】
また、半導体装置１００は、半導体基板１の一方の平面１ａ上及びビアホール２の側壁部２ｂ上に形成された絶縁層６と、絶縁層６上及びビアホール２の底部２ａ上に形成された金属層７と、金属層７上に形成された導電層８と、を備えている。金属層７は、バリア層９と、シード層１０とからなる。
【００１４】
絶縁層６の材質としては、無機材料や有機材料を用いることができ、例えば無機材料では窒化珪素および酸化珪素等を用いることができる。また、有機材料ではパリレン、ポリイミド、ポリ尿素等を用いることができるが、絶縁性が良好な材料であればこれらに限定されるものではない。バリア層９の材質としては、チタン、タンタル、タングステンを含む単一金属や、合金、窒化物等の他に、ニッケル、クロム、コバルト、モリブデン等を主成分とした材質が挙げられる。更に、バリア層９の材質としてはシード層１０の材質と電極パッド層４の材質とで相互拡散が最小限に抑えられ、且つ電気抵抗が充分低い材質であれば適宜用いることが可能で、前記材料に限定されるものでない。また、シード層１０と導電層８の材質は同一の材質が好ましく、例えば銅、金、銀、ニッケル等が挙げられるが、これらの材質に限定されるものではない。
【００１５】
これら金属層７及び導電層８は、半導体基板１の一方の平面１ａ側に配置された不図示の機能部材（例えば半導体素子等）と、他方の平面１ｂ側に配置された不図示の機能部材（例えば半導体素子等）とをビアホール２を介して電気的に接続するためのものである。そのため、半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂ上に金属層７及び導電層８を設ける際には、絶縁層６を介在させて、半導体基板１と金属層７及び導電層８との電気的絶縁を確保している。
【００１６】
ここで、絶縁層６や金属層７（バリア層９及びシード層１０）の成膜は、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤ法と称す）や物理気相成長法（ＰＶＤ法）にて行うことが考えられる。ところが、半導体基板１に機能部材を設ける場合に、機能部材や機能部材を形成するための部材の耐熱温度が問題となることがある。つまり、ＣＶＤ法では、ＰＶＤ法にて成膜する場合よりも、半導体基板１が高温に晒されるため、金属層７や絶縁層６を成膜する際に、ＣＶＤ法を用いることができない場合がある。この場合は、ＣＶＤ法を用いずに、ＣＶＤ法よりも低温で処理できるＰＶＤ法で金属層７や絶縁層６を成膜するのがよい。
【００１７】
導電層８の成膜は、シード層１０を陰極とした電解めっき法にて行うのが好ましい。ここで、図１ではビアホール２の内部で導電層８を略均一な膜厚に形成した場合を図示したが、導電層８をビアホール２の内部に充填するように構成することも可能である。
【００１８】
また、金属層７がバリア層９及びシード層１０から構成され、さらに金属層７上に導電層８を形成した場合について説明したが、これに限定されるものでなく、例えば金属を主成分とした導電性インク等を用いることも可能である。
【００１９】
図２は、図１の一点鎖線の円で示したビアホールの傾斜面及びその近傍の拡大模式図である。図２（ａ）に示すように、本実施の形態では、ビアホール２の側壁部２ｂには、ビアホール２の底部２ａにおける開口径がビアホール２の開口端部２ｃにおける開口径よりも大きくなるように傾斜面２ｄが形成されている。この傾斜面２ｄには、複数の針状の凹凸２ｅが形成されている。そして、ビアホール２の側壁部２ｂには、傾斜面２ｄに対してビアホール２の底部側に配置された第１の垂直面２ｆと、傾斜面２ｄに対してビアホール２の開口端部側に配置された第２の垂直面２ｇとが形成されている。
【００２０】
このように、傾斜面２ｄは、ビアホール２の開口端部２ｃ側から見えるように（ビアホール２の開口端部を臨むように）傾斜しているので、ＰＶＤ法により蒸着粒子をビアホール２内に照射した際に、シャドウイング効果による成膜不足を回避することができる。つまり、ＰＶＤ法にて絶縁層６及び金属層７を成膜した際には、ビアホール２内で成膜不足となるのを回避することができる。もちろん、ＣＶＤ法にて絶縁層６及び金属層７を成膜した際にも、ビアホール内での成膜不足は回避できる。そして、ビアホール２内に成膜された絶縁層６及び金属層７は、複数の凹凸２ｅにより密着保持され、剥離が抑制される。
【００２１】
なお、この傾斜面２ｄは、ビアホール２の底部２ａ近傍に形成されていればよく、図２（ｂ）に示すように、第１の垂直面２ｆが極端に短いか、第１の垂直面２ｆがない場合であってもよい。即ち、ビアホール２の側壁部２ｂが、傾斜面２ｄ及び垂直面２ｇからなる場合であってもよい。また、この傾斜面２ｄが１つの場合について説明したが、傾斜面が垂直面を挟んで、ビアホール２の深さ方向に複数形成されていても同様の効果が得られる。
【００２２】
ここで、複数の凹凸２ｅの平均高さＲｃは、０．２μｍ以上１０μｍ以下とするのが好ましい。凹凸の平均高さＲｃが０．２μｍ未満ではアンカー効果によるシード層１０の密着性向上の効果が得られず、１０μｍより大きいと絶縁層６、バリア層９及びシード層１０の被覆性が維持できない。なお、凹凸２ｅの平均高さＲｃの測定方法としては、ビアホール内の複数の凹凸２ｅを有する傾斜面２ｄの断面が確認できる研磨加工等を行い、走査型電子顕微鏡（ＳＥＭ）等で観察することで可能である。
【００２３】
また、第１の垂直面２ｆの高さＨ１は、半導体基板１の厚みＨ２の１／５０以上１／４以下とすることが好ましい。第１の垂直面２ｆの高さＨ１が半導体基板１の厚みＨ２の１／５０未満では電極パッド層４の近傍でエッチング不足が生じやすいためであり、ビアホール２の製造の容易性から１／５０以上とするのがよい。また、第１の垂直面２ｆの高さＨ１が半導体基板１の厚みＨ２の１／４よりも大きい場合では、電極パッド層４に近い部分の側壁部２ｂに形成された絶縁層６もしくは金属層７が、半導体基板１から剥がれやすいという課題を解消できない。そのため、第１の垂直面２ｆの高さＨ１は半導体基板１の厚みＨ２の１／４以下とするのがよい。
【００２４】
また、ビアホール２の第１の垂直面２ｆの部分における開口径Ｗ１は、ビアホール２の第２の垂直面２ｇの部分における開口径Ｗ２の１／２以上９／１０以下とするのが好ましい。開口径Ｗ１が開口径Ｗ２に対して９／１０以上１未満では、傾斜面２ｄがほとんど形成されていない状態であるため、絶縁層６及び金属層７の密着性を向上することが困難となる。そのため、開口径Ｗ１は開口径Ｗ２の９／１０以下とするのがよい。また、開口径Ｗ１が開口径Ｗ２に対して１／２未満では、電極パッド層４に直近の垂直面２ｆにおける開口径Ｗ２が極度に小さくなるため、ＰＶＤ法を用いた時の被覆性が低下し、絶縁層６又は金属層７の密着性を向上することが困難となる。そのため、開口径Ｗ１は開口径Ｗ２の１／２以上とするのがよい。
【００２５】
ここで、第１の垂直面２ｆ及び第２の垂直面２ｇは、ビアホール２の底部２ａ（電極パッド層４）に対して９０度に限定するものではなく、ビアホール２の底部２ａ（電極パッド層４）に対して８３度以上９３度以下の範囲内であればよい。そして、傾斜面２ｄのビアホール２の底部２ａ（電極パッド層４）に対する角度は、０度以上８３度未満がよい。垂直面２ｆ，２ｇが８３度未満では、半導体基板１の厚みが大きくなるに連れ、又はビアホール２のアスペクト比（縦／横比）が大きくなるに連れ、ビアホール２の配置間隔が広くなり、設計の自由度が制約されるためである。また、垂直面２ｆ，２ｇが９３度より大きくなるとＰＶＤ法を用いた時の被覆性が低下し、絶縁層６又は金属層７の密着性を向上することが困難となるためである。
【００２６】
次に、半導体装置１００の製造方法について説明する。図３及び図４は、半導体装置１００を製造する各工程の概略を示す図であり、図３（ａ）はマスク層形成工程、図３（ｂ）はビアホール形成工程、図３（ｃ）はマスク層除去工程を示している。また、図４（ａ）は絶縁層形成工程、図４（ｂ）は金属層形成工程、図４（ｃ）は導電層形成工程を示している。
【００２７】
まず、図３（ａ）に示すように、半導体基板１の一方の平面１ａに、半導体基板１の他方の平面１ｂに設けた電極パッド層４に相対する位置に開口部１０１ａを有するマスク層１０１を形成する（マスク層形成工程）。
【００２８】
次いで、図３（ｂ）に示すように、半導体基板１に、マスク層形成工程にて形成されたマスク層１０１の開口部１０１ａから電極パッド層４に達するビアホール２を、ＢＯＳＣＨ法により形成する（ビアホール形成工程）。このＢＯＳＣＨ法では、エッチングプロセスとデポジッションプロセスとが交互に繰り返される。次いで、図３（ｃ）に示すように、マスク層１０１を例えばエッチングガスにより除去する（マスク層除去工程）。
【００２９】
次いで、図４（ａ）に示すように、半導体基板１の一方の平面１ａ及びビアホール形成工程にて形成されたビアホール２の側壁部２ｂに絶縁層６を形成する（絶縁層形成工程）。本実施の形態では、ＣＶＤ法により絶縁層６が形成される。つまり、半導体基板１の温度を機能部材の耐熱温度よりも低い温度に維持できるのであれば、ＣＶＤ法を用いて成膜をすることができるためであり、半導体基板１を耐熱温度よりも低い温度に維持できない場合は、ＰＶＤ法にて成膜を行うのがよい。
【００３０】
次いで、図４（ｂ）に示すように、半導体基板１の一方の平面１ａ及びビアホール２の内部に、ＰＶＤ法によりバリア層９及びシード層１０からなる金属層７を形成する（金属層形成工程）。具体的には、この金属層形成工程では、半導体基板１の一方の平面１ａ及びビアホール２の側壁部２ｂに、絶縁層６を介して金属層７を形成し、また、ビアホール２の底部２ａ（電極パッド層４）に直接金属層７を形成する。この金属層７の形成の際には、まず、バリア層９をＰＶＤ法により成膜した後、シード層１０をＰＶＤ法により成膜する。このようにＰＶＤ法にて金属層７を形成したのは、ＣＶＤ法で金属層の成膜を行うと、半導体基板１の温度が機能部材の耐熱温度を上回る可能性があるからである。次いで、図４（ｃ）に示すように、金属層７上に導電層８を形成する（導電層形成工程）。この導電層形成工程では、電解めっき法により導電層８を形成する。
【００３１】
以上の製造工程のうち、本実施の形態では、ビアホール形成工程において、ビアホール２の側壁部２ｂに傾斜面２ｄを形成し、傾斜面２ｄに複数の凹凸２ｅを形成する。傾斜面２ｄ及び複数の凹凸２ｅの形成方法としては、本実施の形態では、エッチングガスと側壁保護用ガスを交互に供給し、エッチングプロセスと側壁部２ｂを保護するデポジッションプロセスとを交互に繰り返すＢＯＳＣＨ法により形成する。
【００３２】
具体的には、エッチングガスに六フッ化硫黄を、側壁保護用ガスに八フッ化四炭素をそれぞれ用いる。ここで、印加時間２０〜５０％程度のパルス状のバイアスを低パワーでエッチングする条件を第１の条件と、印加時間１〜１０％程度の高パワーバイアスでエッチングする条件を第２の条件とする。そして、ビアホール形成工程では、ビアホール２の底部２ａにおける開口径が開口端部２ｃにおける開口径よりも大きくなるように、ビアホール２の深さ方向にエッチングが進むに連れてエッチング速度を第１の条件から第２の条件に徐々に低下させる。これにより、ビアホール２の側壁部には傾斜面２ｄが形成される。
【００３３】
このように傾斜面２ｄを形成した後は、第１の垂直面２ｆに対応する部分を、エッチングプロセスとデポジッションプロセスとを交互に繰り返して形成することとなる。その際に、傾斜面２ｄには、デポジッションプロセスにより、図５（ａ）に示すように、保護膜２０１が成膜されるが、一定の膜厚とはならない。
【００３４】
そして、次のエッチングプロセスにより、図５（ｂ）に示すように、保護膜２０１がエッチングされるが、そのエッチング処理の際にデポジッションプロセスにて傾斜面上に形成された保護膜２０１の残留物２０２が残る。そして、引き続きエッチング処理を行うと、残留物２０２をマスクとして傾斜面２ｄに複数の凹凸２ｅが形成される。
【００３５】
このように、ビアホール２の側壁部２ｂの傾斜面２ｄには、複数の凹凸２ｅが形成されるので、ビアホール２の側壁部２ｂに対する絶縁層６及び金属層７の密着性が向上し、ビアホール２における絶縁層６及び金属層７の剥離が効果的に防止される。これにより、信頼性の高い半導体装置が得られる。
【００３６】
以上、傾斜面２ｄに複数の針状の凹凸２ｅを形成した場合について説明したが、更に別の実施の形態として、図６（ａ）に示すように、傾斜面２２ｄ複数の凹凸２２ｅが段差形状に形成されていてもよい。そして、傾斜面２２ｄに対してビアホール２２の底部側に配置された第１の垂直面２２ｆと、傾斜面２２ｄに対してビアホール２２の開口端部側に配置された第２の垂直面２２ｇとが形成されていてもよい。
【００３７】
この場合、マスク層形成工程、マスク層除去工程、絶縁層形成工程、金属層形成工程、及び導電層形成工程は、上述した通りであるが、ビアホール形成工程が異なる。具体的に説明すると、エッチングガスに六フッ化硫黄を、側壁保護用ガスに八フッ化四炭素をそれぞれ用いる。ここで、印加時間２０〜５０％程度のパルス状のバイアスを低パワーでエッチングする条件を第１の条件とし、印加時間１〜１０％程度の高パワーバイアスでエッチングする条件を第２の条件とする。そして、ビアホール２２の底部２２ａにおける開口径が開口端部における開口径よりも大きくなるように、ビアホール２２の深さ方向にエッチングが進むに連れてエッチング速度を第１の条件から第２の条件に段階的に低下させる。これにより、ビアホール２２の側壁部２２ｂには、複数の凹凸２２ｅを有する傾斜面２２ｄが形成される。
【００３８】
このように、ビアホール２２の側壁部２２ｂの傾斜面２２ｄには、複数の凹凸２２ｅが形成されるので、ビアホール２２の側壁部２２ｂに対する絶縁層６及び金属層７の密着性が向上し、ビアホール２２における絶縁層６及び金属層７の剥離が効果的に防止される。これにより、信頼性の高い半導体装置が得られる。
【００３９】
また、更に別の実施の形態として、図６（ｂ）に示すように、傾斜面３２ｄに複数の凹凸３２ｅが溝状に形成されていてもよい。そして、傾斜面３２ｄに対してビアホール３２の底部側に配置された第１の垂直面３２ｆと、傾斜面３２ｄに対してビアホール３２の開口端部側に配置された第２の垂直面３２ｇとが形成されていてもよい。
【００４０】
この場合、マスク層形成工程、マスク層除去工程、絶縁層形成工程、金属層形成工程、及び導電層形成工程は、上述した通りであるが、ビアホール形成工程が異なる。以下、図７を参照しながらビアホール形成工程について具体的に説明する。まず、図７（ａ）に示すように、半導体基板１の一方の平面１ａにおいてマスク層１０１の開口部よりも径の小さい開口部を有するグレートーンマスク３０１を形成する。具体的には、ガラス板４０１に設けられた遮光膜（例えばＣｒ）４０２及び半透明膜４０３を半導体基板１の平面１ａに設けられたマスク層１０１に対向させ、露光する。これにより、半透明膜４０３に対向する部分が、マスク層１０１と同じ材料からなるグレートーンマスク３０１となる。ここで、グレートーンマスク３０１は、ＢＯＳＣＨ法におけるエッチングプロセスにてビアホール３２の形成途中で消失するように、例えばマスク層１０１よりも薄い膜厚に設定されている。なお、マスク層１０１は、ビアホール３２形成時のエッチングプロセスにより徐々に膜厚が薄くなっていくので、ビアホール形成工程におけるビアホール３２の形成直後においても半導体基板１の平面１ａに残留する膜厚に設定されている。
【００４１】
次いで、ＢＯＳＣＨ法にてエッチングプロセスとデポジッションプロセスとを交互に繰り返して、図７（ｂ）に示すように、グレートーンマスク３０１の開口部に対応する位置に有底穴３２Ｂを形成する。このとき、半導体基板１の平面１ａにおけるグレートーンマスク３０１に対応する部分には、複数の凹凸３２ｅが形成され、また、エッチングプロセスによりグレートーンマスク３０１が徐々にエッチングされて消失する。更にＢＯＳＣＨ法にてエッチングプロセスとデポジッションプロセスとを交互に繰り返すことにより、図７（ｃ）に示すように、電極パッド層４を底部３２ａとするビアホール３２が形成される。その際に、半導体基板１におけるグレートーンマスク３０１が消失した部分は、エッチングプロセスによりエッチングされるが、有底穴３２Ｂの底部とエッチング速度が同じである。したがって、有底穴３２Ｂの底部に対する凹凸部分の高さは、工程の安定性を鑑みてオーバーエッチングを行うと若干（１〜２μｍ程度）小さくなる所もあるが、だいたい保持されたままエッチングされ、最終的にビアホール３２の第１の垂直部２ｆの高さとなる。
【００４２】
このように、ビアホール３２の側壁部３２ｂには、グレートーンマスク３０１が形成された位置に傾斜面３２ｄが形成され、グレートーンマスク３０１を介してエッチングプロセスにより傾斜面３２ｄに複数の凹凸３２ｅが形成される。
【００４３】
以上、ビアホール３２の側壁部３２ｂの傾斜面３２ｄには、複数の凹凸３２ｅが形成されるので、ビアホール３２の側壁部３２ｂに対する絶縁層６及び金属層７の密着性が向上し、ビアホール３２における絶縁層６及び金属層７の剥離が効果的に防止される。これにより、信頼性の高い半導体装置が得られる。
【実施例】
【００４４】
［実施例１］
半導体基板として基板厚みが２００μｍで二酸化珪素の層間絶縁層を形成したシリコン基板を用い、層間絶縁層上には半導体素子と半導体素子から電気的に配線されたアルミニウム−銅合金の電極パッド層を形成した。更に、層間絶縁層及び電極パッド層上には酸化珪素と窒化珪素とを積層してなるパッシベーション層を形成したものを用いた。次に、フォトリソグラフィー法にてレジストをパターニングして、半導体素子と反対側の基板面に直径５０μｍの円形状に開口したレジストマスク層を形成した。
【００４５】
次に、ＢＯＳＣＨプロセスを用いて、エッチング条件として高周波パワーを１８００Ｗ、六フッ化硫黄のガス流量を１５０ｓｃｃｍ、八フッ化四炭素のガス流量を７０ｓｃｃｍとした。また、バイアス条件としては、印加時間４０％でパワー３０Ｗのパルスバイアスを用いた条件から、印加時間３％でパワー２５０Ｗの条件へと連続的に切り替えた。これにより、ビアホールの幅５０μｍで長さ１７０μｍの第２の垂直面と、ビアホールの幅４２μｍで長さ１５μｍの第１の垂直面と、平均高さ（Ｒｃ）が０．９μｍの複数の凹凸を有する傾斜面とを側壁部に形成した。このときの傾斜面には、図２（ａ）に示すように、突起状の凹凸を形成した。
【００４６】
次に、カソードプラズマＣＶＤ法を用いて、半導体素子と反対側の基板面及びビアホールの側壁部に、酸化珪素の絶縁層を形成した。また、電極パッド層上の絶縁層の除去方法としては、まず半導体素子と反対側の基板面でビアホールと同心円状の直径４０μｍの円形状に開口したドライフィルムレジストによるマスク層を形成した。次に、四フッ化炭素ガスを用いた反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：以下ＲＩＥと略す）にて、ドライフィルムレジストによるマスク層を介して電極パッド層上の絶縁層をエッチングした。
【００４７】
次に、ＰＶＤ法であるスパッタ法によりチタンのバリア層と金のシード層を形成した後に、電解めっき法にて、半導体基板の半導体素子と反対側の基板面で平均厚み５μｍの略均一膜厚の電解金めっき導電層を形成した。以上の実施例１により、絶縁層及び金属層の密着性が向上し、信頼性の高い半導体装置が得られた。
【００４８】
［実施例２］
実施例１と同様の半導体素子が形成された、基板厚みが２００μｍのシリコン基板を用いた。次に、レジストをパターニングして、半導体素子と反対側の基板面に直径６０μｍの円形状に開口したレジストマスク層を形成した。
【００４９】
次に、ＢＯＳＣＨプロセスを用いて、実施例１と同様のエッチング条件とした。また、バイアス条件としては、印加時間４０％でパワー３０Ｗのパルスバイアスを用いた条件から、印加時間３％でパワー２５０Ｗの条件へと段階的に切り替えた。これにより、ビアホールの幅６０μｍで長さ１８０μｍの第２の垂直面と、ビアホールの幅４５μｍで長さ１０μｍの第１の垂直面と、平均高さ（Ｒｃ）が１．２μｍの凹凸形状を有する傾斜面とを側壁部に形成した。このときの傾斜面には、図６（ａ）に示すように、段差形状の凹凸を形成した。
【００５０】
次に、カソードプラズマＣＶＤ法を用いて、実施例１と同様に、酸化珪素の絶縁層を形成した後、ビアホールと同心円状の直径４０μｍの円形状に開口したマスク層を形成し、四フッ化炭素ガスを用いたＲＩＥにて、電極パッド層上の絶縁層をエッチングした。
【００５１】
次に、実施例１と同様に、ＰＶＤ法であるスパッタ法によりチタンのバリア層と金のシード層を形成した後に、電解めっき法にて、半導体基板の半導体素子と反対側の基板面で平均厚み５μｍの略均一膜厚の電解金めっき導電層を形成した。以上の実施例２により、絶縁層及び金属層の密着性が向上し、信頼性の高い半導体装置が得られた。
【００５２】
［実施例３］
実施例１と同様の半導体素子が形成された、基板厚みが２００μｍのシリコン基板を用いた。次に、レジストをパターニングして、半導体素子と反対側の基板面に直径６０μｍの円形状に開口したレジストマスク層を形成した。
【００５３】
次に、半透明膜を用いてレジストマスク層の一部分に露光し、外径が８０μｍで、直径６０μｍの円形状に開口するグレートーンマスクを形成した。つまり、直径８０μｍの開口部を有するマスク層と、マスク層の開口部内に直径６０μｍの開口部を有するグレートーンマスクとを形成した。次に、ＢＯＳＣＨプロセスを用いて、エッチングをすることにより、ビアホールの幅８０μｍで長さ１６０μｍの第２の垂直面と、幅６０μｍで長さ４０μｍの第１の垂直面と、平均高さ（Ｒｃ）が０．６μｍの凹凸形状を有する傾斜面とを側壁部に形成した。このときの傾斜面は、図６（ｂ）に示すように、傾斜角度が略０度となり、この傾斜面には、溝状の凹凸を形成した。
【００５４】
次に、カソードプラズマＣＶＤ法を用いて、実施例１と同様に、酸化珪素の絶縁層を形成した後、ビアホールと同心円状の直径５０μｍの円形状に開口したマスク層を形成し、四フッ化炭素ガスを用いたＲＩＥにて、電極パッド層上の絶縁層をエッチングした。
【００５５】
次に、実施例１と同様に、ＰＶＤ法であるスパッタ法によりチタンのバリア層と金のシード層を形成した後に、電解めっき法にて、半導体基板の半導体素子と反対側の基板面で平均厚み５μｍの略均一膜厚の電解金めっき導電層を形成した。以上の実施例３により、絶縁層及び金属層の密着性が向上し、信頼性の高い半導体装置が得られた。
【符号の説明】
【００５６】
１…半導体基板、１ａ…一方の平面、１ｂ…他方の平面、２，２２，３２…ビアホール、２ａ，２２ａ，３２ａ…底部、２ｂ，２２ｂ，３２ｂ…側壁部、２ｄ，２２ｄ，３２ｄ…傾斜面、２ｅ，２２ｅ，３２ｅ…凹凸、２ｆ…第１の垂直面、２ｇ…第２の垂直面、４…電極パッド層、６…絶縁層、７…金属層、８…導電層、９…バリア層、１０…シード層
【特許請求の範囲】
【請求項１】
一方の平面から他方の平面に貫通するビアホールが形成された半導体基板と、
前記半導体基板の他方の平面に設けられ、前記ビアホールの底部となる電極パッド層と、
前記半導体基板の一方の平面及び前記ビアホールの側壁部に形成された絶縁層と、
前記絶縁層を介して前記半導体基板の一方の平面及び前記ビアホールの側壁部に形成されると共に、前記ビアホールの底部に形成された金属層と、を備え、
前記ビアホールの側壁部には、前記ビアホールの底部における開口径が前記ビアホールの開口端部における開口径よりも大きくなるように傾斜面が形成され、
前記傾斜面には、複数の凹凸が形成されていることを特徴とする半導体装置。
【請求項２】
前記複数の凹凸の平均高さＲｃは、０．２μｍ以上１０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビアホールの側壁部には、前記傾斜面に対して前記ビアホールの底部側に配置された第１の垂直面と、前記傾斜面に対して前記ビアホールの開口端部側に配置された第２の垂直面とが形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の垂直面の高さは、前記半導体基板の厚みの１／５０以上１／４以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ビアホールの前記第１の垂直面の部分における開口径は、前記ビアホールの前記第２の垂直面の部分における開口径の１／２以上９／１０以下であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
半導体基板の一方の平面に、前記半導体基板の他方の平面に設けた電極パッド層に相対する位置に開口部を有するマスク層を形成するマスク層形成工程と、
前記半導体基板に、前記マスク層形成工程にて形成された前記マスク層の開口部から前記電極パッド層に達するビアホールを、エッチングプロセスとデポジッションプロセスとを交互に繰り返すＢＯＳＣＨ法により形成するビアホール形成工程と、
前記半導体基板の一方の平面及び前記ビアホール形成工程にて形成された前記ビアホールの側壁部に絶縁層を形成する絶縁層形成工程と、
前記半導体基板の一方の平面及び前記ビアホールの内部に、物理気相成長法により金属層を形成する金属層形成工程と、を備え、
前記ビアホール形成工程では、前記ビアホールの底部における開口径が開口端部における開口径よりも大きくなるように、前記ビアホールの深さ方向にエッチングが進むに連れてエッチング速度を徐々に低下させて、前記ビアホールの側壁部に傾斜面を形成すると共に、前記エッチングプロセスによるエッチング処理の際に前記デポジッションプロセスにて前記傾斜面上に形成された保護膜の残留物をマスクとして前記傾斜面に複数の凹凸を形成することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の一方の平面に、前記半導体基板の他方の平面に設けた電極パッド層に相対する位置に開口部を有するマスク層を形成するマスク層形成工程と、
前記半導体基板に、前記マスク層形成工程にて形成された前記マスク層の開口部から前記電極パッド層に達するビアホールを、エッチングプロセスとデポジッションプロセスとを交互に繰り返すＢＯＳＣＨ法により形成するビアホール形成工程と、
前記半導体基板の一方の平面及び前記ビアホール形成工程にて形成された前記ビアホールの側壁部に絶縁層を形成する絶縁層形成工程と、
前記半導体基板の一方の平面及び前記ビアホールの内部に、物理気相成長法により金属層を形成する金属層形成工程と、を備え、
前記ビアホール形成工程では、前記ビアホールの底部における開口径が開口端部における開口径よりも大きくなるように、前記ビアホールの深さ方向にエッチングが進むに連れてエッチング速度を段階的に低下させて、前記ビアホールの側壁部に複数の凹凸を有する傾斜面を形成することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の一方の平面に、前記半導体基板の他方の平面に設けた電極パッド層に相対する位置に開口部を有するマスク層を形成するマスク層形成工程と、
前記半導体基板に、前記マスク層形成工程にて形成された前記マスク層の開口部から前記電極パッド層に達するビアホールを、エッチングプロセスとデポジッションプロセスとを交互に繰り返すＢＯＳＣＨ法により形成するビアホール形成工程と、
前記半導体基板の一方の平面及び前記ビアホール形成工程にて形成された前記ビアホールの側壁部に絶縁層を形成する絶縁層形成工程と、
前記半導体基板の一方の平面及び前記ビアホールの内部に、物理気相成長法により金属層を形成する金属層形成工程と、を備え、
前記ビアホール形成工程では、前記半導体基板の一方の平面における前記マスク層の開口部に対応する部分に、前記マスク層の開口部よりも径の小さい開口部を有するグレートーンマスクを形成して、前記ＢＯＳＣＨ法によって前記電極パッド層に達する前記ビアホールを形成することにより、前記ビアホールの側壁部において前記グレートーンマスクが形成された位置に傾斜面を形成すると共に、前記傾斜面に複数の凹凸を形成することを特徴とする半導体装置の製造方法。
【請求項１】
一方の平面から他方の平面に貫通するビアホールが形成された半導体基板と、
前記半導体基板の他方の平面に設けられ、前記ビアホールの底部となる電極パッド層と、
前記半導体基板の一方の平面及び前記ビアホールの側壁部に形成された絶縁層と、
前記絶縁層を介して前記半導体基板の一方の平面及び前記ビアホールの側壁部に形成されると共に、前記ビアホールの底部に形成された金属層と、を備え、
前記ビアホールの側壁部には、前記ビアホールの底部における開口径が前記ビアホールの開口端部における開口径よりも大きくなるように傾斜面が形成され、
前記傾斜面には、複数の凹凸が形成されていることを特徴とする半導体装置。
【請求項２】
前記複数の凹凸の平均高さＲｃは、０．２μｍ以上１０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビアホールの側壁部には、前記傾斜面に対して前記ビアホールの底部側に配置された第１の垂直面と、前記傾斜面に対して前記ビアホールの開口端部側に配置された第２の垂直面とが形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の垂直面の高さは、前記半導体基板の厚みの１／５０以上１／４以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ビアホールの前記第１の垂直面の部分における開口径は、前記ビアホールの前記第２の垂直面の部分における開口径の１／２以上９／１０以下であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
半導体基板の一方の平面に、前記半導体基板の他方の平面に設けた電極パッド層に相対する位置に開口部を有するマスク層を形成するマスク層形成工程と、
前記半導体基板に、前記マスク層形成工程にて形成された前記マスク層の開口部から前記電極パッド層に達するビアホールを、エッチングプロセスとデポジッションプロセスとを交互に繰り返すＢＯＳＣＨ法により形成するビアホール形成工程と、
前記半導体基板の一方の平面及び前記ビアホール形成工程にて形成された前記ビアホールの側壁部に絶縁層を形成する絶縁層形成工程と、
前記半導体基板の一方の平面及び前記ビアホールの内部に、物理気相成長法により金属層を形成する金属層形成工程と、を備え、
前記ビアホール形成工程では、前記ビアホールの底部における開口径が開口端部における開口径よりも大きくなるように、前記ビアホールの深さ方向にエッチングが進むに連れてエッチング速度を徐々に低下させて、前記ビアホールの側壁部に傾斜面を形成すると共に、前記エッチングプロセスによるエッチング処理の際に前記デポジッションプロセスにて前記傾斜面上に形成された保護膜の残留物をマスクとして前記傾斜面に複数の凹凸を形成することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の一方の平面に、前記半導体基板の他方の平面に設けた電極パッド層に相対する位置に開口部を有するマスク層を形成するマスク層形成工程と、
前記半導体基板に、前記マスク層形成工程にて形成された前記マスク層の開口部から前記電極パッド層に達するビアホールを、エッチングプロセスとデポジッションプロセスとを交互に繰り返すＢＯＳＣＨ法により形成するビアホール形成工程と、
前記半導体基板の一方の平面及び前記ビアホール形成工程にて形成された前記ビアホールの側壁部に絶縁層を形成する絶縁層形成工程と、
前記半導体基板の一方の平面及び前記ビアホールの内部に、物理気相成長法により金属層を形成する金属層形成工程と、を備え、
前記ビアホール形成工程では、前記ビアホールの底部における開口径が開口端部における開口径よりも大きくなるように、前記ビアホールの深さ方向にエッチングが進むに連れてエッチング速度を段階的に低下させて、前記ビアホールの側壁部に複数の凹凸を有する傾斜面を形成することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の一方の平面に、前記半導体基板の他方の平面に設けた電極パッド層に相対する位置に開口部を有するマスク層を形成するマスク層形成工程と、
前記半導体基板に、前記マスク層形成工程にて形成された前記マスク層の開口部から前記電極パッド層に達するビアホールを、エッチングプロセスとデポジッションプロセスとを交互に繰り返すＢＯＳＣＨ法により形成するビアホール形成工程と、
前記半導体基板の一方の平面及び前記ビアホール形成工程にて形成された前記ビアホールの側壁部に絶縁層を形成する絶縁層形成工程と、
前記半導体基板の一方の平面及び前記ビアホールの内部に、物理気相成長法により金属層を形成する金属層形成工程と、を備え、
前記ビアホール形成工程では、前記半導体基板の一方の平面における前記マスク層の開口部に対応する部分に、前記マスク層の開口部よりも径の小さい開口部を有するグレートーンマスクを形成して、前記ＢＯＳＣＨ法によって前記電極パッド層に達する前記ビアホールを形成することにより、前記ビアホールの側壁部において前記グレートーンマスクが形成された位置に傾斜面を形成すると共に、前記傾斜面に複数の凹凸を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１４６８００（Ｐ２０１２−１４６８００Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−３５８０（Ｐ２０１１−３５８０）
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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