マイクロエレクトロニクスチップ（１）は２つの平行主面（４、５）と側面（６、７）とを備える。該面（４、５、６、７）のうちの少なくとも１つが、少なくとも１つの電気接続要素を具備し、かつワイヤ要素（１０、１１）用のハウジングを形成する凹部を備える。該ワイヤ要素（１０、１１）は、該接続要素を介する該チップ（１）と外部との間の電気接続と、該チップ用柔軟性機械的サポートと、の両方を同時に構成する。
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【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。 （もっと読む）

酸化ケイ素層などの層間誘電体層（130）は、ケイ素種とハロゲン種、また好ましくは炭素種と酸素種を含む、プラズマ化学エッチングを用いて選択的にエッチングされる。ケイ素種は、Si_xM_yH_zなどのケイ素化合物から生成することができ、“Si”はケイ素、“M”は一つ以上のハロゲン、“H”は水素であり、x≧1、y≧0、z≧0である。炭素種はC_αM_βH_γなどの炭素化合物から生成することができ、“C”は炭素、“M”は一つ以上のハロゲン、“H”は水素であり、α≧1、β≧0、γ≧0である。酸素種はO₂などの酸素化合物から生成することができ、これは炭素と反応して揮発性化合物を形成し得る。
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【課題】導電部の破壊や電極部の断線等の損傷を防止して、導電部と電極部との電気的な接続信頼性を向上した半導体装置を提供すること。
【解決手段】本発明の半導体装置１は、基板２の一方の面２ａに配された電極部３と、前記基板の他方の面２ｂから前記電極部の少なくとも一部が露呈するように、前記基板内に設けられた貫通孔４と、前記貫通孔内の側面および露呈された前記電極部を覆うように配され、前記電極部と電気的に接続される導電部７と、を備え、前記貫通孔の内側面と前記電極部とが交わる角部において、前記導電部の断面形状Ｒが、円弧状または多角状であることを特徴とする。 （もっと読む）

【課題】酸化ハフニウム等の高誘電率絶縁膜を用いたＭＩＭキャパシタにおいて、高容量密度と高容量精度を両立し、ＭＩＭキャパシタの耐圧低下を防止し、リーク電流増大を低減する技術を提供する。
【解決手段】第一の金属配線７００、加工された容量膜４０５、加工された上部電極２１５、第三の金属配線７０２から構成されるＭＩＭキャパシタにおいて、第一の金属配線を被覆するように酸化シリコンからなる層間絶縁膜を形成した後、この第一の金属配線直上の層間絶縁膜の接続孔層に相当する領域に対し、第一の金属配線の上面が露出しないようにこの層間絶縁膜に第一の開口部を形成し、次に、第一の金属配線表面が露出するように第一の開口部の内部に第二の開口部を形成した後、容量膜、第三の金属配線を形成されることにより達成される。 （もっと読む）

高周波数で用いるのに適しており、且つ、入力と出力を有する第１のキャパシタ及びグランド接続を備える集積回路であって、キャパシタは、該キャパシタの出力とグランド接続との間の抵抗を介してＥＳＤ保護され、抵抗は、グランド接続のＲＦ性能への実質的な影響を阻止するように充分に高い抵抗値を有する、集積回路。
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【課題】厚い絶縁膜をドライエッチングしてスルーホールなどを形成する場合、開口径が小さくなるとエッチング停止が生じる問題や底部ほど先細りして接触面積が小さくなり接触抵抗が増大する問題を回避する半導体装置の製造方法を提供する。
【解決手段】ホールを形成する位置に、酸素や水素プラズマのみでエッチングが可能なペデスタル１４１を予め形成しておき、その上に層間絶縁膜１４２を形成する。ペデスタル上の層間絶縁膜をフッ素含有プラズマでエッチングしてホール１４７ａを形成しペデスタルの表面を露出させる。その後、酸素プラズマを用いてペデスタルをエッチングする。ペデスタルには非晶質カーボン膜や有機塗布膜を用いることができる。 （もっと読む）

【課題】 シリコン基板上にＢＣＢ等の低誘電率材料からなる絶縁膜と配線とが各々２層交互に積層されて設けられた半導体装置において、絶縁膜間で剥離が生じにくいようにする。
【解決手段】 シリコン基板１の上面に設けられた酸化シリコン等からなるパッシベーション膜３の上面の周辺部を除く領域にはＢＣＢ等の低誘電率材料からなる第１、第２の絶縁膜５、９と第１、第２の配線８、１２とが交互に積層されて設けられている。第２の配線１２を含む第２の絶縁膜９の上面および第１、第２の絶縁膜５、９の側面はエポキシ系樹脂等からなる封止膜１４によって覆われている。これにより、第１、第２の絶縁膜５、９間で剥離が生じにくいようにすることができる。 （もっと読む）

本発明は、導電または絶縁基板上に成長されるナノ構造体およびそれを作る方法を提供する。請求項の方法によって成長されるナノ構造体は、電子装置における相互接続および／または熱の散逸体に適切である。
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【課題】シリサイド技術を用いなくても抵抗を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】トランジスタを覆うＢＰＳＧ膜８を形成する。次に、ＢＰＳＧ膜８上にＢＰＳＧ膜９を形成する。ＢＰＳＧ膜８中のＢ濃度は、ＢＰＳＧ膜９中のＢ濃度の５倍程度高いものとする。次いで、ゲート電極を境にしてＢＰＳＧ８膜をソース拡散層４１側の部分とドレイン拡散層４２側の部分とに分離する。その後、ＢＰＳＧ膜８及び９にソース拡散層４１まで到達するコンタクトホール２１を形成する。続いて、コンタクトホール２１に露出しているＢＰＳＧ膜８を等方性エッチングにより除去することにより、ソース拡散層４１とＢＰＳＧ膜４２との間に空洞部を形成する。そして、空洞部内にＴｉＮ等からなるバリアメタル膜１２を形成する。 （もっと読む）

【課題】貴金属シード層上への導体めっきの表面酸化問題を実質的に低減する、シングルまたはデュアル・ダマシン型の相互接続構造体およびそれを形成する方法を提供する。
【解決手段】本発明によれば、貴金属シード層を処理するために水素プラズマ処理が用いられ、その結果、処理された貴金属シード層は表面酸化に対して非常に耐性がある。本発明の耐酸化性貴金属シード層は、低いＣ含有量または低い窒素含有量あるいはその両方を有する。 （もっと読む）

【課題】従来の構成では、接続プラグ上の絶縁層に設けられた開口部内に導電膜を堆積させる際、接続プラグの表面と開口部の内表面とに導電膜が連続して形成されない可能性があり、接続プラグと導電膜との電気的接続信頼性が低減してしまう可能性があった。
【解決手段】本願発明では、接続プラグが配置される接続プラグ領域は第１の長さ方向と第１の幅方向とから成る長尺形状を備え、接続プラグ上の絶縁層に設けられた開口部により露出する開口領域は第２の長さ方向と第２の幅方向とから成る長尺形状を備え、開口部を設ける際のエッチング工程において、接続プラグ領域の第１の長さ方向と開口領域の第２の長さ方向とが所定の角度を成すように交差して配置される。これにより、接続プラグと開口部内に堆積される導電膜との電気的接続信頼性を向上させることが可能となる。 （もっと読む）

【課題】セルアレイの大容量化と信頼性向上に有効なレイアウトを提案する。
【解決手段】本発明の例に関わる半導体集積回路は、セルアレイ１１と、セルアレイ１１上に配置されるライン＆スペースのパターンを有する導電線ＷＬ１１，・・・ＷＬ１ｎと、導電線ＷＬ１１，・・・ＷＬ１ｎよりも上に形成される引き出し線Ｌ１１，・・・Ｌ１ｎと、導電線ＷＬ１１，・・・ＷＬ１ｎと引き出し線Ｌ１１，・・・Ｌ１ｎとを接続するコンタクトホールＣＳ１１，・・・ＣＳ１ｎとを備え、導電線ＷＬ１１，・・・ＷＬ１ｎの一端は、導電線ＷＬ１１，・・・ＷＬ１ｎのうちの一つから他の一つに向かうに従って、順次、セルアレイ１１の端部から離れていく。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】隣接開孔との短絡を防止する。また、開孔下部の開孔径を大きくすることにより、容量の低下を引き起こすことなく安定したストレージノードを形成する。
【解決手段】異方性エッチングを行うことにより第２の絶縁膜中にボーイング形状が発生しない深さまで第２の開孔を形成する工程と、第１及び第２の開孔の側面に第４の膜を形成する工程と、異方性エッチングを行うことにより、第１の絶縁膜が露出するまで第２の開孔を伸長させてアスペクト比が１２を越える第２の開孔を形成する工程と、第２の開孔の第４の膜が形成されていない側面部分を等方性エッチングにより拡張する工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置において、微細化及び製造歩留りの向上を実現する。
【解決手段】半導体装置は、基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１１７と、基板１０１におけるゲート電極１１７の両側に形成されたソース領域及びドレイン領域１０７ｂとを有するＭＩＳトランジスタを備え、ゲート電極１１７は金属シリサイドからなり、ソース領域及びドレイン領域１０７ｂの少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極１１６を備える。 （もっと読む）

【課題】配線間または配線とプラグとの間の抵抗を低減しつつストレスマイグレーション耐性、エレクトロマイグレーション耐性を確保できる配線構造を提供する。
【解決手段】層間絶縁膜１０１及びＣｕ膜１０４を有する配線１０５上に層間絶縁膜１０７を形成し、層間絶縁膜１０７にビア１０９及びトレンチ１０８を形成し、Ｃｕ膜１０４を露出させる。次に、Ｃｕ膜１０４にビア１０９よりも内径の大きい凹部１１０を形成した後、バリア金属膜１１１を形成する。次いで、バリア金属膜１１１をリスパッタすることで凹部１１０にバリアメタル金属膜１１１を埋め込むとともに、角に丸みを帯びた下凸な形状を有するビア１１２を形成する。次に、ビア１１２及びトレンチ１０８にバリア金属膜１１３、Ｃｕ膜１１４を順次形成する。次いで、Ｃｕ膜１１４、バリア金属膜１１３及びバリア金属膜１１１を除去する。 （もっと読む）

【課題】 コンタクト間隔及び寄生容量の問題に対する解決策を提供する、改善されたＦＥＴ設計を構築する。
【解決手段】 本発明は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）に関する。逆ソース／ドレイン金属コンタクトの下部は、上部より大きい断面積を有する。好ましくは、逆ソース／ドレイン金属コンタクトの下部は、約０．０３μｍ^２から約３．１５μｍ^２の範囲の断面積を有し、こうした逆ソース／ドレイン金属コンタクトは、約０．００１μｍから約５μｍの範囲の距離だけ、ＦＥＴのゲート電極から間隔を空けて配置される。 （もっと読む）

【課題】貫通孔の信頼性が低下することを抑制できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１００は、半導体チップ１０と、スルーホール１０５，・・・とを備える。半導体チップ１０は、表面１０ａと裏面１０ｂとを有する。表面１０ａは、第１軸ＣＡに略垂直に延びており素子が形成される。第１軸ＣＡは、体積中心ＶＣを通る。裏面１０ｂは、第１軸ＣＡに略垂直に延びており表面１０ａと反対側の面である。スルーホール１０５，・・・は、半導体チップ１０の周辺部の付近において、表面１０ａから裏面１０ｂへ向かうに従って第１軸ＣＡに近づくように貫通して形成されている。 （もっと読む）

【課題】裏面のグランド層を容易に形成するとともに、ビアホールを位置合わせが容易に形成する。
【解決手段】ウェハ１の半導体集積回路が形成されている側の表面１１に形成された第１のホール２と、ウェハ１の裏面１２に形成された第２のホール３とを有し、１個の第２のホール３と複数個の第１のホール２とがつながってウェハ１を貫通するビアホール４が構成され、ビアホール４には埋め込み金属層５が埋め込まれ、ウェハ１の裏面１２の全体にはグランド層６が形成されている。 （もっと読む）