【課題】横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置及びその製造方法を提供する。
【解決手段】半導体層に構成されたＬＤＭＯＳ素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、ソース領域とベースコンタクト領域とに接続された第１コンタクトプラグと、を備えた半導体装置であって、ベースコンタクト領域が、半導体層の主表面に略垂直な方向においてソース領域よりも主表面に対して下方で、半導体層の主表面に沿う方向においてソース領域と少なくとも一部が重なる位置に形成されている。そして、第１コンタクトプラグが、絶縁膜及びソース領域を貫通しつつベースコンタクト領域まで延設されている。 （もっと読む）

【課題】導電パターンと貫通電極の間の抵抗を低くし、かつ貫通電極と裏面電極であるバンプを一体に形成することができる半導体装置を提供する。
【解決手段】この半導体装置において、貫通孔１０２は、基板１００に形成され、導電パターン１２０の下に位置している。絶縁層１１０は、貫通孔１０２の底面に位置している。導電パターン１２０は、基板１００の一面側に位置している。開口パターン１１２は、貫通孔１０２と導電パターン１２０の間に位置する絶縁層１１０に形成されており、周から貫通孔１０２の中心軸までの距離ｒ₃が貫通孔１０２における距離ｒ₁より小さい。開口パターン１１２が設けられることにより、貫通孔１０２の底面に導電パターン１２０が露出している。バンプ３０２は、基板１００の裏面側に位置しており、貫通電極３００と一体に形成されている。 （もっと読む）

【課題】半導体装置とその製造方法において、絶縁膜のホール内に形成される導電性プラグ等の導電性材料のコンタクト抵抗が基板面内でばらつくのを防止すること。
【解決手段】シリコン基板３０の上方に第１の層間絶縁膜４５を形成する工程と、第１の層間絶縁膜４５の上方に強誘電体キャパシタQを形成する工程と、強誘電体キャパシタQの上方に、水素バリア絶縁膜５５、５７、６２と第２の層間絶縁膜５８とを有する積層膜を形成する工程と、エッチングにより積層膜にホール５８ｂ、５８ｃを形成する工程と、ホール５８ｂ、５８ｃ内に金属配線（導電性材料）６９を埋め込む工程とを有し、ホール５８ｂ、５８ｃを形成する工程において、水素バリア絶縁膜５５、５７、６２のエッチングを、第２の層間絶縁膜５８のエッチングとは異なるエッチング手法で行う半導体装置の製造方法による。 （もっと読む）

【課題】半導体ＩＣの表面から裏面に電極経路を形成する貫通電極形成方法において、界面での導電性材料の剥がれ等の機械的不良や、絶縁不良，導通不良等の電気的不良を抑制することを目的とする。
【解決手段】貫通孔に樹脂材料を形成する際に、貫通孔底部に電極ＰＡＤ１０２を形成し、インクジェット方法により貫通孔の周囲に絶縁材料１０４を中心部に導電性材料１０５を形成し、さらに、インクジェット吐出樹脂を表面に凹凸が形成されるように吐出することにより、絶縁材料１０４と導電性材料１０５との密着性、および絶縁性材料１０４と貫通孔内壁との密着性を向上することができるため、界面での導電性材料１０５の剥がれ等の機械的不良や、絶縁不良，導通不良等の電気的不良を抑制することができる。 （もっと読む）

【課題】トレンチゲート型トランジスタのオン抵抗とプレーナ型トランジスタの耐圧とを同時に最適化する。
【解決手段】半導体基板１０上に、半導体層１６Ａ、１６Ｂがエピタキシャル成長により形成される。第１の領域において第１の埋め込み層１２が形成され、第２の領域において第２の埋め込み層１３が形成される。第１の埋め込み層１２はＮ＋型の第１の不純物層１２Ａと、それより広い範囲に拡散されたＮ型の第２の不純物層１２Ｂとによって形成される。第２の埋め込み層１３はＮ＋型の不純物層のみで形成される。第１の領域において半導体層１６Ａの表面からＮ型の第３の不純物層１８が深く拡散される。第１の領域にはトレンチゲート型トランジスタが形成され、第２の領域にはプレーナ型トランジスタが形成される。 （もっと読む）

【課題】ＣＭＰ法を用いずに、配線部２６とコンタクト部２５とを同時に形成する。
【解決手段】コンタクトホール２７及び配線溝２８を形成した層間絶縁膜２３の表面に第２膜２４を上記各表面に沿って所定の厚みで形成することにより、コンタクトホール２７内の第２膜２４によって穴部３１を形成すると共に、配線溝２８内の第２膜２４によって溝部３２を形成する。次に、穴部３１及び溝部３２の開口端を塞ぐように、レジストを第２膜２４上に形成した後に、エッチバックにより穴部３１及び溝部３２の周囲で露出した第２膜２４をエッチングして除去し、コンタクトホール２７にコンタクト部２５を形成すると共に、配線溝２８に配線部２６を形成する。 （もっと読む）

サブリソグラフィック寸法又は高アスペクト比を含む小寸法を有する開口内に均一で均質に電極材料を形成する方法を提供する。この方法は、内側に形成された開口を有する絶縁層を提供し、開口上及び開口内に均質な導電又は準抵抗材料を形成するステップを含んでいる。この方法は、金属窒化物、金属アルミニウム窒化物及び金属ケイ素窒化物電極組成を形成するＣＬＤ又はＡＬＤプロセスである。この方法は、アルキル、アリル、アルケン、アルキン、アシル、アミド、アミン、イミン、イミド、アジド、ヒドラジン、シリル、アルキルシリル、シリルアミン、キレーティング、ヒドリド、サイクリック、カルボサイクリック、シクロペンタジエニル、ホスフィン、カルボニル又はハライドから選択された１以上のリガンドを含む金属前駆体を利用する。公的な前駆体は、一般式ＭＲｎを有し、Ｍは金属、Ｒは上述のリガンド、ｎは主要な金属原子に結合したリガンドの数に対応している。Ｍは、Ｔｉ、Ｔａ、Ｗ、Ｎｂ、Ｍｏ、Ｐｒ、Ｃｒ、Ｃｏ、Ｎｉ又は他の遷移金属である。
（もっと読む）

【課題】 コンタクトプラグの凸形状部の電界集中による絶縁破壊を抑制したＶｉａパターンを有する半導体装置を提供する。
【解決手段】 第一の配線層１及び第一の絶縁層２上に形成された層間絶縁膜３と、層間絶縁膜３内に第一の配線層１との接続部から上方にいくにつれて断面形状が大きくなるように形成された接続孔４と、接続孔４の側壁全面に所定の深さから上方にいくにつれて膜厚が大きくなるように連続的にスペーサ膜５と、スペーサ膜５の内側に第一の配線層１と電気的に接続されるコンタクトプラグ７と、コンタクトプラグ７上に形成され、コンタクトプラグと電気的に接続された第二の配線層８と、第二の絶縁層９とを有する半導体装置。 （もっと読む）

【課題】シリコンエピタキシャル層と配線材料との間でショートが発生しない半導体装置の製造方法、コンタクトプラグの形成においてコンタクトホールの径の拡大を抑制する半導体装置の製造方法、これらの目的を効果的に達成できる半導体製造装置を提供する。
【解決手段】シリコン表面に形成された第１の酸化シリコン膜２と、第１の酸化シリコン膜２とは形成方法の異なる第２の酸化シリコン膜３とを有し、各々の酸化シリコン膜２，３の少なくとも一部が露出して共存するシリコン基板１を前処理する前処理工程を備えた半導体装置の製造方法であって、前記前処理工程は、第１の酸化シリコン膜２を除去して前記シリコン表面を露出させるエッチング工程を有し、前記エッチング工程は、第１の酸化シリコン膜２と第２の酸化シリコン膜３とを同じエッチングレートでエッチングすることを特徴とする。 （もっと読む）

【課題】小型化が可能な半導体チップ及び半導体装置を提供する。
【解決手段】上面、底面、及びこれらの面を接続する側面１３を有する半導体基板１１と、上面にあり、半導体基板１１に形成された半導体素子と接続された上部配線１５と、底面にあり、側面１３で囲まれた内側に側面１３から離間して配置された複数の接続端子２６と、半導体基板１１を貫通する貫通孔２１を通り、上部配線１５と接続端子２６とを電気接続する貫通配線２５と、接続端子２６間の底面にあり、接続端子２６とは凹部３１を隔てて配置された絶縁性の分離膜２７とを備えている。 （もっと読む）

【課題】半導体装置の配線間容量を低減する。
【解決手段】半導体装置７０には、積層形成される配線膜６及び１０から構成される配線層が設けられる。キャップ膜３上に形成される層間絶縁膜４の第１の開口部には、配線膜６が埋設される。配線膜６の底部及び側面部にはバリアメタル膜５が設けられる。層間絶縁膜４及び配線膜６上に形成されるキャップ膜７及び層間絶縁膜８の第２の開口部には、配線膜１０が埋設される。配線膜１０の底部及び側面部にはバリアメタル膜９が設けられる。層間絶縁膜８及び配線膜１０上に形成される。配線膜１０は配線膜６上に設けられ、配線膜１０の端部は配線層６の端部よりも内側に設けられる。 （もっと読む）

【課題】バリア膜を薄くする場合であっても良好なバリア性を確保し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の導電体３２と、半導体基板上及び第１の導電体上に形成され、第１の導電体に達するコンタクトホール５２と、コンタクトホールの上部に接続された溝５４とが形成された、酸素を含む絶縁膜４８と、コンタクトホールの側面並びに溝の側面及び底面に形成された酸化ジルコニウム膜６２と、コンタクトホール内及び溝内における酸化ジルコニウム膜上に形成されたジルコニウム膜６４と、コンタクトホール内及び溝内に埋め込まれたＣｕより第２の導電体７０とを有している。 （もっと読む）

【課題】歩留りが高く且つ配線間容量を十分に低減でき、且つ機械的強度を十分に得られるようにする。
【解決手段】半導体装置は、半導体基板の上に形成された第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１に形成された複数の配線１０５と、第１の層間絶縁膜１０１に複数の配線１０５の少なくとも１つと接続するように形成されたビア１１３及びダミービア１０６とを有している。第１の層間絶縁膜１０１における互いに隣り合う配線１０５同士の間には空隙部１０９が選択的に形成されており、ダミービア１０６は、空隙部１０９と接する配線１０５Ａの下側に該配線１０５Ａと接続して形成され、ビア１１３及びダミービア１０６は、空隙部１０９を介することなく第１の層間絶縁膜１０１により周囲を覆われている。 （もっと読む）

【課題】ビット線間の間隔が狭くなった場合の配線間ショートに対するマージンや耐圧を確保する。
【解決手段】隣接配置される選択ゲートトランジスタのコンタクトプラグを、第１および第２のコンタクトプラグ４、５として交互に配置した構成とし、配線層を２層にして下層側を第１の配線層６、上層を第２の配線層７として形成する。第１のコンタクトプラグ４を第１の配線層６にヴィアプラグ１３を介して接続し、第２のコンタクトプラグ５をヴィアプラグ１３、１６を介して第２の配線層７に接続する構成とする。第１の配線層６、第２の配線層７が共にコンタクトプラグのピッチの倍のピッチで配置できる。ショート不良、耐圧不良、リーク不良、配線間容量の増大を防止できる。 （もっと読む）

【課題】シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供する。
【解決手段】シェアードコンタクトホールＳＣ１、ＳＣ２は、ゲート電極層ＧＥ１、ＧＥ２とドレイン領域ＰＩＲとの双方に達している。平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。平面視において、ゲート電極層ＧＥ１、ＧＥ２のシェアードコンタクトホールＳＣ１、ＳＣ２が達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２）が、ゲート電極層ＧＥ１、ＧＥ２のチャネル形成領域ＣＨＮ１、ＣＨＮ２上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１）に対してずれて位置している。 （もっと読む）

【課題】本発明は、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料のソース・ドレイン領域への拡散が起こらず、かつ簡略な製造プロセスにより作製可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ゲート電極４、第一の層間絶縁膜７、第一のコンタクトプラグ８、第二の層間絶縁膜９および第二のコンタクトプラグ１０を有する。第一の層間絶縁膜７の上面は、ゲート電極４の上面と同じ高さ位置である。第一のコンタクトプラグ８は、第一の層間絶縁膜７の膜厚方向に貫通して形成され、下面においてソース・ドレイン領域５と電気的に接続され、第一の電気抵抗率を有する。第二のコンタクトプラグ１０は、第二の層間絶縁膜９の膜厚方向に貫通して形成され、下面において第一のコンタクトプラグ８の上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する。 （もっと読む）

【課題】コンタクトプラグの上部に形成するヴィアプラグを形成する場合に、ヴィアホールの上端開口をシュリンクさせるスペーサを設けるときの不具合を解消する。
【解決手段】ＮＡＮＤフラッシュメモリのメモリセル領域は、シリコン基板１がＳＴＩ２により活性領域３に分離形成されている。一対の選択ゲート線の間にシリコン酸化膜４に千鳥配置されたコンタクトプラグ６が形成されている。コンタクトプラグ４の上部にはボイドに起因した凹部６ａが発生している。上部のシリコン酸化膜７にヴィアプラグ１０が形成され、この凹部６ａの形状に対応した凸部１０ａにより電気的に良好に接触した状態となっている。ヴィアホール８の上端開口部はスペーサ９により径がシュリンクされている。 （もっと読む）

【課題】複数の導電層を電気的に接続するコンタクト部の近傍におけるリーク電流を効果的に抑制可能な半導体装置を提供する。
【解決手段】半導体基板１の主表面に形成され、低濃度不純物領域５ｂと高濃度不純物領域５ａとを有する不純物領域と、低濃度不純物領域５ｂと隣り合う位置の上記主表面上に形成されたゲート電極４と、ゲート電極４の一方の側壁上に形成されたサイドウォール絶縁膜１２ａ，１２ｂと、低濃度不純物領域５ｂ上からゲート電極４の他方の側壁上に延在し高さの低いサイドウォール絶縁膜１２ａ，１２ｂと、この高さの低いサイドウォール絶縁膜１２ａ，１２ｂと低濃度不純物領域５ｂとを覆いゲート電極４の他方の側壁に達するシリコン窒化膜９ａと、シリコン窒化膜９ａを覆うように形成され上記不純物領域とゲート電極４との双方と電気的に接続されたプラグ１１とを備える。 （もっと読む）

【課題】 第１の導電体と第２の導電体とのショートを防止することができる半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板上における複数の第１の導電体上に形成された中間絶縁膜と、中間絶縁膜に形成されかつ複数の第１の導電体上に位置する複数のコンタクトホールと、複数のコンタクトホール内にそれぞれに埋め込まれた複数のコンタクトプラグと、中間絶縁膜上の複数のコンタクトプラグそれぞれの上に形成されかつコンタクトプラグを介して複数の第１の導電体に電気的に接続された複数の第２の導電体と、を有する半導体装置であって、半導体基板には、複数の第１の導電体およびコンタクトプラグを第１の密度で有する第１の素子領域と、第１の素子領域の周囲に近接され複数の第１の導電体およびコンタクトプラグを第１の素子領域より低い第２の密度で有する第２の素子領域と、が形成されていること、第１の素子領域は、コンタクトプラグが中間絶縁膜の途中で終端して埋設された第２の素子領域に近接する最外周領域を有する。 （もっと読む）

【課題】単一層からなるパターン膜の側面部から不要な他の膜残渣を確実に除去する。
【解決手段】基板上に形成され、側面部を有すると共に単一層からなるパターン膜を備え、側面部は、基板の表面に対して複数の傾斜角度を有するように形成され、又は段差状に形成されている。 （もっと読む）