半導体装置の製造方法
【課題】低コストで、かつ簡便な方法で、コンタクトプラグ上に形成される銅配線の上面にヒロックが生じて短絡が発生することを抑制可能な半導体装置の製造方法を提供する。
【解決手段】配線13を覆う層間絶縁膜15の上面に、層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜16を形成する。エッチングストッパ膜のうち、配線と対向する部分を貫通する第1の開口部16Aを形成する。エッチングストッパ膜よりも層間絶縁膜がエッチングされやすい条件を用いて、配線の上面が露出するまで第1の開口部の下方に位置する層間絶縁膜をエッチングして、第1の開口部と共にコンタクトホールを構成する第2の開口部15Aを形成する。第1の開口部を埋め込むように、コンタクトホール内に導電膜を成膜することでコンタクトプラグ27を形成する。電解メッキ法により、コンタクトプラグの上面と接触する銅配線39を形成する。
【解決手段】配線13を覆う層間絶縁膜15の上面に、層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜16を形成する。エッチングストッパ膜のうち、配線と対向する部分を貫通する第1の開口部16Aを形成する。エッチングストッパ膜よりも層間絶縁膜がエッチングされやすい条件を用いて、配線の上面が露出するまで第1の開口部の下方に位置する層間絶縁膜をエッチングして、第1の開口部と共にコンタクトホールを構成する第2の開口部15Aを形成する。第1の開口部を埋め込むように、コンタクトホール内に導電膜を成膜することでコンタクトプラグ27を形成する。電解メッキ法により、コンタクトプラグの上面と接触する銅配線39を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、半導体装置(半導体デバイス)では、配線の低抵抗化を目的として銅配線が用いられている。銅配線では、製造工程の途中において、表面にヒロックと呼ばれる突起が生じることがある(例えば、特許文献1参照。)。
銅配線にヒロックが形成されると、微細化した半導体装置では、配線の短絡を引き起こし、製造歩留まりが低下してしまうという問題があった。
【0003】
また、コンタクトプラグ内に発生したボイド(空洞)がコンタクトプラグの表面に露出した場合、コンタクトプラグ上に形成された配線に対して接触不良を引き起こすばかりでなく、該配線が剥がれるという問題があった。
【0004】
特許文献2には、コンタクトプラグに形成されたボイドの発生を抑制する方法として、コンタクトホールの下部に第1の密着層を形成し、次いで、コンタクトホールの上部に第1の密着層と比較して、W(タングステン)層の成長開始までのインキュベーション時間の長い第2の密着層を形成し、その後、第1及び第2の密着層が形成されたコンタクトホール内にW層を形成することで、W層よりなるコンタクトプラグを形成することが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−218902号公報
【特許文献2】特開2005−129831号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、本発明者は、タングステン膜等の金属膜を用いて形成したコンタクトプラグ上に銅配線を形成する場合において、銅配線の表面にヒロックが発生する現象に着目し、以下のようなヒロック発生原因を見出した。
【0007】
半導体装置の微細化に伴って、コンタクトプラグのアスペクト比が増加し、コンタクトプラグを配置するためのコンタクトホールがボーイング形状と呼ばれる形状になりやすい。ボーイング形状とは、コンタクトホールの上端及び底部の開口サイズよりも幅の広がった樽型の形状であり、コンタクトホールの上端近くに形成される。
【0008】
コンタクトホールがボーイング形状になると、コンタクトプラグの母材となる金属膜を埋め込む際に、コンタクトプラグの上端付近にボイドが形成されやすい。
コンタクトプラグの上端付近に形成されたボイドの上端が完全に塞がれずに、ボイドの内壁が露出された状態でコンタクトプラグに接続する銅配線を形成しようとすると、銅配線にヒロックが生じる可能性の高いことが判明した。
【0009】
このようなボイドに起因したヒロックの発生原因として、銅配線を形成する際に使用するメッキ用の電解液がボイド内に残留することが影響していることを本発明者は見出した。
すなわち、ボイド内に残留した電解液が、後の熱処理工程において、ガスの噴出や膨張、金属膜の異常酸化等を引き起こすため、銅配線の膨れや剥れが発生し、これがヒロックとして銅配線の表面に生じる。
【0010】
なお、特許文献2に記載の方法を用いた場合、半導体装置の製造工程が複雑になるため、容易、かつ低コストで半導体装置を製造することができないという問題があった。
【課題を解決するための手段】
【0011】
本発明の一観点によれば、絶縁膜を介して、半導体基板上に形成された配線を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜の上面に、前記層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、前記エッチングストッパ膜のうち、前記配線と対向する部分をエッチングして、前記エッチングストッパ膜を貫通する第1の開口部を形成する工程と、前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、前記エッチングストッパ膜を介して、前記配線の上面が露出するまで前記第1の開口部の下方に位置する前記層間絶縁膜をエッチングすることで、前記第1の開口部と共にコンタクトホールを構成する第2の開口部を形成する工程と、前記配線の上面と接触し、かつ前記第1の開口部を埋め込むように、前記コンタクトホール内に導電膜を成膜することで、該導電膜よりなるコンタクトプラグを形成する工程と、前記エッチングストッパ膜の上面に、配線層間絶縁膜を形成する工程と、前記エッチングストッパ膜をストッパとする異方性エッチングにより、前記配線層間絶縁膜をエッチングすることで、前記コンタクトプラグの上面及び前記エッチングストッパ膜の上面を露出する配線溝を形成する工程と、電解メッキ法により、前記配線溝を埋め込むと共に、前記コンタクトプラグの上面と接触する銅配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0012】
本発明の半導体装置の製造方法によれば、配線を覆う層間絶縁膜の上面に、層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成し、次いで、エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、エッチングストッパ膜のうち、配線と対向する部分をエッチングして、エッチングストッパ膜を貫通する第1の開口部を形成し、次いで、エッチングストッパ膜よりも層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、エッチングストッパ膜を介して、配線の上面が露出するまで第1の開口部の下方に位置する層間絶縁膜をエッチングすることで、第1の開口部と共にコンタクトホールを構成する第2の開口部を形成することにより、第1の開口部のアペクト比を小さく(導電膜を埋め込みやすい形状)し、かつ第1の開口部の側壁を略垂直形状にすることが可能になると共に、第2の開口部に発生するボーイング部(ボーイング形状とされた部分)をエッチングストッパ膜よりも下方に形成することが可能となる。
【0013】
これにより、コンタクトホール内に導電膜を成膜した際、ボーイング部に形成されるボイドをエッチングストッパ膜よりも下方に形成することが可能となる。
また、配線層間絶縁膜に配線溝を形成する際に行なう異方性エッチングのストッパとして、エッチングストッパ膜を用いることにより、半導体基板面内の配線溝の深さばらつきを抑制することが可能となる。
【0014】
したがって、配線溝を形成する際、配線溝の底面によりコンタクトプラグに形成されたボイドが露出されることがなくなるので、電解メッキ法により、配線溝内に銅配線を形成する際、メッキ用の電解液がボイド内に残留することがなくなる。
よって、コンタクトプラグに接続する銅配線を形成する際の不具合である銅配線の上面に生じるヒロックによる短絡の発生を回避することができる。つまり、銅配線の上面に生じるヒロックに起因する半導体装置の歩留まりの低下を抑制できる。
【0015】
また、本発明の半導体装置の製造方法によれば、層間絶縁膜と配線層間絶縁膜との間に、エッチングストッパ膜を形成し、その後、エッチングストッパ膜及び層間絶縁膜をエッチングして第1及び第2の開口部よりなるコンタクトホールを形成するため、特許文献2(特開2005−129831号公報)に開示された半導体装置の製造方法のような複雑な工程を設ける必要がないので、簡便な方法により、低コストで銅配線の上面に生じるヒロックによる短絡の発生を回避できる。
【図面の簡単な説明】
【0016】
【図1】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その1)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図2】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その2)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図3】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その3)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図4】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その4)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図5】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その5)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図6】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その6)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図7】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その7)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図8】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その8)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図9】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その9)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図10】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その10)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図11】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その11)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図12A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その1)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図12B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その1)であり、半導体装置のメモリセル領域の断面図である。
【図13A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その2)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図13B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その2)であり、半導体装置のメモリセル領域の断面図である。
【図14A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その3)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図14B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その3)であり、半導体装置のメモリセル領域の断面図である。
【図15A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その4)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図15B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その4)であり、半導体装置のメモリセル領域の断面図である。
【図16A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その5)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図16B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その5)であり、半導体装置のメモリセル領域の断面図である。
【図17A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その6)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図17B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その6)であり、半導体装置のメモリセル領域の断面図である。
【図18A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その7)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分を拡大した断面図である。
【図18B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その7)であり、半導体装置のメモリセル領域の断面図である。
【図19】本発明を適用可能な半導体装置の概略構成を示す断面図である。
【発明を実施するための形態】
【0017】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0018】
(第1の実施の形態)
図1〜図11は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図であり、コンタクトプラグが形成される部分を拡大した断面図である。
図1〜図11を参照して、第1の実施の形態の半導体装置10(図11参照)の製造方法について説明する。
【0019】
始めに、図1に示す工程では、半導体基板11の上面11aを覆う絶縁膜12を形成し、次いで、絶縁膜12の上面12aに配線13を形成する。その後、絶縁膜12の上面12aに、配線13を覆う層間絶縁膜15と、層間絶縁膜15の上面15aを覆うエッチングストッパ膜16と、を順次成膜する。
【0020】
具体的には、半導体基板11としてシリコン基板を準備し、CVD(Chemical Vapor Deposition)法により、絶縁膜12としてシリコン酸化膜(SiO2膜)を成膜する。
次いで、絶縁膜12の上面12aに、配線13の母材となる導電膜14(具体的には、金属膜、或いは多結晶ポリシリコン膜)を成膜し、次いで、フォトリソ技術及びドライエッチング技術を用いて、導電膜14をパターニングすることで、導電膜14よりなる配線13を形成する。
【0021】
次いで、CVD法或いはSOD(Spin−On Dielectric)法により、厚さが1.5μmとされ、層間絶縁膜15となる絶縁膜を形成する。
CVD法を用いた場合、層間絶縁膜15として、BPSG膜またはシリコン酸化膜(SiO2膜)を形成する。また、SOD法を用いた場合、層間絶縁膜15として塗布系のシリコン酸化膜(SiO2膜)を形成する。
【0022】
次いで、CVD法により、層間絶縁膜15の上面15aを覆うように、層間絶縁膜15を構成するシリコン酸化膜(SiO2膜)よりもエッチング速度(具体的には、ドライエッチングの速度)の遅いエッチングストッパ膜16を形成する。
具体的には、エッチングストッパ膜16として、シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、シリコン酸窒化膜(SiON膜)のうち、少なくとも1種よりなる膜を形成する。エッチングストッパ膜16は、単層の膜でもよいし、積層構造でもよい。
例えば、エッチングストッパ膜16として単層のシリコン炭化窒化膜(SiCN膜)を用いる場合、図1に示す工程では、エッチングストッパ膜16として、厚さ100nmのシリコン炭化窒化膜(SiCN膜)を形成する。
【0023】
エッチングストッパ膜16は、後述する図8に示す工程において、異方性エッチング(具体的には、ドライエッチング)を用いて、配線溝35を形成する際のストッパとして機能する膜である。
また、エッチングストッパ膜16は、後述する図6に示す工程において、コンタクトプラグ27の母材となる導電膜23を研磨する際のストッパとして機能する。
【0024】
上記エッチングストッパ膜16は、シリコン酸化膜(SiO2膜)よりなる層間絶縁膜15と比較して、ドライエッチングの速度の遅い絶縁膜であるため、できるだけ薄く形成することが好ましい。
エッチングストッパ膜16の厚さは、配線溝35を形成する際に、エッチングストッパとして機能するための最小限度の膜厚にするとよい。具体的には、エッチングストッパ膜16の厚さは、例えば、30〜200nmにすることができる。
【0025】
また、エッチングストッパ膜16となるシリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン酸窒化膜(SiON膜)は、シリコン酸化膜(SiO2膜)よりも誘電率の高い膜である。よって、このような膜により構成されたエッチングストッパ膜16をできるだけ薄く形成することで、隣接するコンタクトプラグ間の寄生容量を低減できる。
【0026】
なお、図1に示す工程では、エッチングストッパ膜16として、シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン酸窒化膜(SiON膜)等を用いることが可能なであると説明したが、エッチングストッパ膜16は、層間絶縁膜15よりもエッチング速度の遅い絶縁膜であればよく、上記シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン炭化窒化膜(SiCN膜)に限定されない。また、エッチングストッパ膜16に使用する絶縁膜としては、サイドエッチングが発生しにくい膜を用いるとよい。
【0027】
次いで、図2に示す工程では、フォトリソグラフィ技術を用いて、エッチングストッパ膜16の上面16aに、開口部18Aを有した第1のレジスト膜18を形成する。このとき、開口部18Aは、配線13の上面13aと対向するエッチングストッパ膜16の上面16aを露出するように形成する。開口部18Aの開口径R1は、例えば、150nmとすることができる。
【0028】
次いで、図3に示す工程では、第1のレジスト膜18をマスクとし、かつエッチングストッパ膜16を選択的にエッチングするエッチング条件(層間絶縁膜15がエッチングされにくい条件)を用いた異方性エッチング(具体的には、ドライエッチング)により、開口部18Aの下方に位置するエッチングストッパ膜16を選択的にエッチングすることで、エッチングストッパ膜16を貫通し、かつコンタクトホール21(図4参照)の一部となる第1の開口部16Aを形成する。
【0029】
図3に示す工程において使用するドライエッチング装置としては、例えば、平行平板型RIE(Reactive Ion Etching)装置を用いることができる。
この場合、上記ドライエッチングは、C4F8/CH2F2/Ar/O2=30sccm/16sccm/300sccm/24sccm(ガスの種類及び流量)、ソースパワー/バイアスパワー=2000W/3000W、圧力が30mTorrの条件を用いて行なうことができる。
【0030】
第1の開口部16Aの開口径R2は、開口部18Aの開口径R1と略等しい。開口部18Aの開口径R1が150nm程度の場合、第1の開口部16Aの開口径R2は、150nm程度とすることができる。
また、第1の開口部16Aのアスペクト比は1程度と小さいため、第1の開口部16Aの側壁16cは、略垂直形状となる。つまり、第1の開口部16Aは、良好な形状とされた開口部である。
【0031】
次いで、図4に示す工程では、エッチングストッパ膜16よりも層間絶縁膜15がエッチングされやすい条件(つまり、層間絶縁膜15のエッチング速度に対して、エッチングストッパ膜16のエッチング速度が十分に遅く、選択比が確保可能なエッチング条件)を用いた異方性エッチング(具体的には、ドライエッチング)により、エッチングストッパ膜16を介して、配線13の上面13aが露出するまで第1の開口部16Aの下方に位置する層間絶縁膜15をエッチングすることで、第2の開口部15Aを形成する。
【0032】
これにより、エッチングストッパ膜16を貫通する第1の開口部16Aと、層間絶縁膜15に第1の開口部16Aと一体形成され、かつ配線13の上面13aを露出する第2の開口部15Aと、よりなるコンタクトホール21が形成される。
【0033】
図4に示す工程において使用するドライエッチング装置としては、例えば、平行平板型RIE(Reactive Ion Etching)装置を用いることができる。
この場合、上記ドライエッチングは、C4F6/Ar/O2=25sccm/1200sccm/25sccm(ガスの種類及び流量)、ソースパワー/バイアスパワー=2000W/3000W、圧力が30mTorrの条件を用いて行なうことができる。
このエッチング条件の場合、エッチング選択比(=(層間絶縁膜15を構成するシリコン酸化膜のエッチング速度)/(エッチングストッパ膜16を構成するシリコン炭化窒化膜のエッチング速度))は、6程度である。
【0034】
ところで、図4に示すように、ドライエッチングを用いて、アスペクト比(=孔の深さ/孔の径)が4を超えるような、高アスペクト比のコンタクトホール21を形成する場合、層間絶縁膜15の中部から上部に位置するコンタクトホール21の側壁がエッチングされてボーイング形状となる(以下、このボーイング形状とされた部分を「ボーイング部22」という。)。つまり、ボーイング部22は、エッチングストッパ膜16の下面16bよりも下方に形成される。
【0035】
先に説明したように、コンタクトホール21の上部に形成されたエッチングストッパ膜16は、層間絶縁膜15と比較してエッチング速度が遅い。
このため、エッチングストッパ膜16に形成された第1の開口部16Aの側壁16cの横方向に広がる量と比較して、層間絶縁膜15に形成される第2の開口部15Aの側壁15bの横方向に広がる量は数倍以上大きい。
したがって、図4に示す工程において、上記ドライエッチングを行なうことで、エッチングストッパ膜16が庇状に張り出し、その下に形成された層間絶縁膜15がボーイング状に横方向に広がる。
【0036】
この結果、層間絶縁膜15のエッチング後において、コンタクトホール21の上部を構成する第1の開口部16Aの側壁16cは、略垂直形状を維持し、第1の開口部16Aの下方に形成される第2の開口部15Aには、ボーイング部22が形成される。
このため、エッチングストッパ膜16の第1の開口部16Aの開口径R3は、ボーイング部22の開口径のうち、最も大きい開口径R4よりも小さくなる(R3<R4)。
【0037】
図4に示すコンタクトホールのアスペクト比が9程度で、図3に示す第1の開口部16Aの開口径R3が160nmで、かつ上記エッチング条件を用いて層間絶縁膜15をエッチングした場合、ボーイング部22の開口径R4は、200nmとなる。
【0038】
上記説明したように、配線13が形成された絶縁膜12の上面12aに、シリコン酸化膜(SiO2膜)よりなり、かつ配線13を覆う層間絶縁膜15と、厚さの薄いシリコン炭化窒化膜(SiCN膜)よりなるエッチングストッパ膜16と、開口部18Aを有した第1のレジスト膜18と、を順次形成し、次いで、第1のレジスト膜18をマスクとするドライエッチングにより、エッチングストッパ膜16を貫通する第1の開口部16Aを形成し、次いで、第1のレジスト膜18及びエッチングストッパ膜16をマスクとし、かつエッチングストッパ膜16よりも層間絶縁膜15のエッチング速度の速いエッチング条件を用いて層間絶縁膜15をエッチングすることで、配線13の上面13aを露出する第2の開口部15Aを形成することにより、側壁16cが略垂直形状とされた第1の開口部16Aと、第1の開口部16Aと一体形成され、かつボーイング部22の開口径R4が第1の開口部16Aの開口径R3よりも大きい第2の開口部15Aと、よりなるコンタクトホール21を形成することが可能となる。
【0039】
なお、エッチングストッパ膜16をエッチングして第1の開口部16Aを形成する工程(図3に示す工程)の処理と、層間絶縁膜15をエッチングして第2の開口部15Aを形成する工程(図4に示す工程)の処理と、を同一のドライエッチング装置を用いて連続で処理してもよい。
これにより、図3に示す工程の処理と、図4に示す工程の処理と、を別々のドライエッチング装置を用いて行なった場合と比較して、半導体装置10(後述する図11参照)の生産性を向上させることができる。
【0040】
次いで、図5に示す工程では、図4に示す第1のレジスト膜18を除去する。次いで、配線13の上面13aと接触し、かつ第1の開口部16Aを埋め込むように、コンタクトホール21内に導電膜23を成膜する。このとき、図5に示すように、エッチングストッパ膜16の上面16aにも導電膜23が成膜される。
【0041】
具体的には、CVD法により、導電膜23として、チタン膜(Ti膜)と、窒化チタン膜(TiN膜)と、タングステン膜(W膜)と、を順次成膜する。チタン膜(Ti膜)及び窒化チタン膜(TiN膜)は、バリア膜であり、タングステン膜(W膜)は、該バリア膜よりも抵抗値の低い金属膜である。
【0042】
先に説明したように、コンタクトホール21は、エッチングストッパ膜16に形成され、かつその側壁16cが略垂直形状とされた第1の開口部16Aと、エッチングストッパ膜16の下面16bと接触する層間絶縁膜15に形成され、かつ第1の開口部16Aの開口径R3よりも大きな開口径R4とされたボーイング部22を有する第2の開口部15Aと、よりなる。
【0043】
このため、エッチングストッパ膜16の上面16a側から導電膜23を成膜することで、コンタクトホール21の上部側に位置する第1の開口部16Aは、第2の開口部15のボーイング部22が導電膜23で埋め込まれる前に、導電膜23により塞がれ、かつ第2の開口部15Aの内壁15b及び配線13の上面13aが導電膜23により被覆される。
これにより、第2の開口部15Aのボーイング部22では、導電膜23が完全に埋め込まれないため、ボイド25が発生する。このボイド25は、図5に示すように、エッチングストッパ膜16の下面16bよりも下方に形成される。
【0044】
次いで、図6に示す工程では、エッチングストッパ膜16を研磨のストッパ膜として利用して、CMP(Chemical Mechanical Polishing)法により、エッチングストッパ膜16の上面16aよりも上方に形成された導電膜23を研磨除去して、エッチングストッパ膜16の上面16aを露出させる。
【0045】
このとき、導電膜23の研磨面(上面27a)が、エッチングストッパ膜16の上面16aに対して略面一となるように研磨を行なう。これにより、第1の開口部16A及び第2の開口部15Aよりなるコンタクトホール21内に、導電膜23よりなり、かつ上面27aがエッチングストッパ膜16の上面16aに対して略面一とされたコンタクトプラグ27が形成される。
【0046】
また、図6に示す工程において、研磨のストッパ膜としてエッチングストッパ膜16を用いることで、研磨表面がエッチングストッパ膜16よりも下方に形成されることを防止可能となる。これにより、エッチングストッパ膜16よりも下方に形成されたボイド25が、研磨面により露出されることを防止できる。
【0047】
また、図6に示す工程では、エッチングストッパ膜16が、後述する図8に示す工程で行う配線溝35を形成するためのエッチングのストッパとして機能する程度の厚さを残すとよい。具体的には、上記研磨後のエッチングストッパ膜16の残膜は、例えば、50nmとすることができる。
【0048】
次いで、図7に示す工程では、エッチングストッパ膜16の上面16a、及びコンタクトプラグ27の上面27aに、第1の配線層間絶縁膜31と、第2の配線層間絶縁膜32と、を順次成膜する。本実施の形態の場合、第1及び第2の配線層間絶縁膜31,32を積層させることで、配線溝35が形成される配線層間絶縁膜を構成している。
具体的には、第1の配線層間絶縁膜31として、厚さが150nmのシリコン酸化炭化膜(SiOC膜)を形成し、その後、第2の配線層間絶縁膜32として、厚さが150nmのシリコン酸化膜(SiO2膜)を成膜する。
【0049】
次いで、第2の配線層間絶縁膜32の上面32aに、フォトリソグラフ技術を用いて、溝状の開口部33Aを有した第2のレジスト膜33を形成する。
このとき、開口部33Aは、後述する図8に示す配線溝35の形成領域に対応する第2の配線層間絶縁膜32の上面32aを露出するように形成する。
【0050】
次いで、図8に示す工程では、エッチングストッパ膜16をストッパとする異方性エッチング(具体的には、ドライエッチング)により、第1及び第2の配線層間絶縁膜31,32をエッチングすることで、コンタクトプラグ27の上面27a及びエッチングストッパ膜16の上面16aを露出する配線溝35を形成する。
図8に示す工程において使用するドライエッチング装置としては、例えば、平行平板型RIE(Reactive Ion Etching)装置を用いることができる。
この場合、上記ドライエッチングは、CF4/CHF3=200/100sccm(ガスの種類及び流量)、ソースパワー/バイアスパワー=1000W/500W、圧力が125mTorrの条件を用いて行なうことができる。
【0051】
このとき、配線溝35の底面35aにより、コンタクトプラグ27の上面27aが露出されるが、第1及び第2の配線層間絶縁膜31,32をエッチングする条件ではコンタクトプラグ27の母材となるタングステン膜が殆どエッチングされないため、ボイド25が露出されることはない。また、図8に示す工程で行なうエッチング後において、コンタクトプラグ27の上面27a及びエッチングストッパ膜16の上面16aは、略面一となる。
【0052】
図8に示すエッチング工程において、第1の配線層間絶縁膜31の直下に形成されたエッチングストッパ膜16がストッパとして機能するため、配線溝35の深さが所望の深さよりも深くなりすぎて、配線溝35の底面35aがボイド25に到達する(ボイド25を露出する)ことを防止できる。
【0053】
また、第1の配線層間絶縁膜31の直下にエッチングストッパ膜16を形成することにより、配線溝35の深さを、第1の配線層間絶縁膜31の厚さと第2の配線層間絶縁膜32の厚さとの合計値と略等しくすることが可能となるため、半導体基板11面内における配線溝35の深さばらつきを抑制できる。
【0054】
次いで、図9に示す工程では、図8に示す第2のレジスト膜33を除去する。具体的には、例えば、レジスト剥離液(図示せず)により、第2のレジスト膜33を除去する。
このとき、コンタクトプラグ27の上面27aは、ボイド25を露出すること無く形成されているので、第2のレジスト膜33を除去する際に、ボイド25内にレジスト剥離液等の異物が浸入することはない。
【0055】
次いで、図10に示す工程では、配線溝35の内面(具体的には、配線溝35の側面と、配線溝35の底面を構成するコンタクトプラグ27の上面27a及びエッチングストッパ16の上面16aと、を含む面)を覆う下地導電層37を成膜し、次いで、下地導電層37の表面37aに、配線溝35を埋め込む厚さとされた銅膜38を成膜する。このとき、第2の配線層間絶縁膜32の上面32aにも下地導電層37及び銅膜38が積層形成される。
【0056】
具体的には、スパッタリング法により、バリア膜となる窒化チタン膜(TiN膜)と、シード層となる銅薄膜(Cu膜)と、順次成膜することで、窒化チタン膜(TiN膜)及び銅薄膜(Cu膜)よりなる下地導電層37を形成する。
次いで、銅薄膜(Cu膜)を給電層とする電解メッキ法により、配線溝35を埋め込むように銅を析出成長させることで、銅膜38を形成する。上記電解メッキ法では、メッキ液(メッキ用の電解液)として、例えば、硫酸銅を用いることができる。
【0057】
先に説明したように、本実施の形態では、ボイド25の上端が露出しないように、コンタクトプラグ27が形成されている。よって、メッキ用の電解液がコンタクトプラグ27に形成されたボイド25に浸入して残留することを防止できる。
【0058】
次いで、銅膜38を構成する銅の結晶粒のサイズを大きくするために、アニール処理を行なう。アニール温度としては、例えば、400℃を用いることができる。
次いで、CMP法により、第2の配線層間絶縁膜32の上面32aよりも上方に形成された下地導電層37及び銅膜38を研磨除去することで、第2の配線層間絶縁膜32の上面32aを露出させると共に、配線溝35内に下地導電層37及び銅膜38を埋め込む。
これにより、配線溝35内に、下地導電層37及び銅膜38よりなり、下端がコンタクトプラグ27の上面27aと接触した銅配線39が形成される。
また、上記研磨により、銅配線39の上面39aは、第2の配線層間絶縁膜32の上面32aに対して略面一となる。
【0059】
次いで、図11に示す工程では、銅配線39の上面39a及び第2の配線層間絶縁膜32の上面32aを覆うキャップ絶縁膜42を形成する。
具体的には、キャップ絶縁膜42として、シリコン炭化窒化膜(SiCN)を形成する。このキャップ絶縁膜42は、銅配線39に含まれる銅(Cu)が拡散することを防止するための膜である。これにより、第1の実施の形態の半導体装置10が製造される。
【0060】
なお、図11には図示していないが、実際の半導体装置10には、キャップ絶縁膜42上に銅配線39と電気的に接続される配線やプラグ、層間絶縁膜、最上層に形成された配線を保護する保護膜(パッシベーション膜)等が形成されている。
【0061】
従来の半導体装置の製造方法では、層間絶縁膜上にエッチングストッパ膜を形成することなく、層間絶縁膜上に直接配線層間絶縁膜を成膜させた後、該配線層間絶縁膜をドライエッチングすることで、配線溝を形成していたため、コンタクトプラグの上端にボイドが形成される。このため、第1の実施の形態の図6に示す工程と同様な研磨処理を行った場合、コンタクトプラグの上面によりボイドが露出されてしまう場合が多かった。
【0062】
このように、コンタクトプラグの上面からボイドが露出された状態で、下地導電層を形成しても、下地導電層でボイドを埋め込むことはできないため、コンタクトプラグの内部にボイドの形状に対応した凹みが残存したままとなる。
【0063】
このため、下地導電層形成後に、電解メッキ法により、銅膜を形成すると、該凹みにメッキ用の電解液が残存してしまう。
この残存したメッキ液は、該メッキ工程以降の工程で行なう熱処理により、ガスを噴出し、膨張し、コンタクトプラグや銅配線を構成する金属膜の異常酸化等を引き起こして、銅配線の膨れや剥れを発生させ、これがヒロックとして銅配線の表面に生じることになる。
【0064】
一方、第1の実施の形態の半導体装置10の製造方法によれば、配線13を覆う層間絶縁膜15の上面15aに、層間絶縁膜15よりもエッチング速度の遅いエッチングストッパ膜16を形成し、次いで、エッチングストッパ膜16のうち、配線13と対向する部分を選択的にエッチングすることで、エッチングストッパ膜16を貫通する第1の開口部16Aを形成し、次いで、エッチングストッパ膜16よりも層間絶縁膜15がエッチングされやすい条件を用いて、エッチングストッパ膜16を介して、配線13の上面13aが露出するまで第1の開口部16Aの下方に位置する層間絶縁膜15をエッチングすることで、第1の開口部16Aと共にコンタクトホール21を構成する第2の開口部15Aを形成することにより、第1の開口部16Aのアペクト比を小さくし、かつ第1の開口部16Aの側壁16cを略垂直形状にすることが可能になると共に、第2の開口部15Aに形成されるボーイング部22をエッチングストッパ膜16の下方に配置することが可能となる。
【0065】
これにより、コンタクトホール21内に導電膜23を成膜した際、ボーイング部22に形成されるボイド25をエッチングストッパ膜16の下面16bよりも下方に形成することが可能となる。
また、第1及び第2の配線層間絶縁膜31,32に配線溝35を形成する際に行なう異方性エッチングのストッパとして、エッチングストッパ膜16を用いることで、半導体基板11面内の配線溝35の深さばらつきを小さくすることが可能となる。
【0066】
したがって、配線溝35を形成する際、配線溝35の底面35aによりコンタクトプラグ27に形成されたボイド25が露出されることがなくなるので、電解メッキ法により、配線溝35内に銅配線39を形成する際、メッキ用の電解液がボイド25内に残留することがない。
よって、コンタクトプラグ27に接続する銅配線39を形成する際の不具合である銅配線39の上面39aに生じるヒロックによる短絡の発生を回避することができる。つまり、銅配線39の上面39aに生じるヒロックに起因する半導体装置10の歩留まりの低下を抑制できる。
【0067】
また、本発明の半導体装置10の製造方法によれば、層間絶縁膜15と第1の配線層間絶縁膜31との間に、エッチングストッパ膜16を形成し、その後、エッチングストッパ膜16及び層間絶縁膜15をエッチングして、第1の開口部16A及び第2の開口部15Aよりなるコンタクトホール21を形成するため、特許文献2(特開2005−129831号公報)に開示された従来の半導体装置の製造方法のような複雑な工程を設ける必要がないので、低コストで、かつ簡便な方法により、銅配線39の上面39aに生じるヒロックによる短絡の発生を回避できる。
【0068】
なお、第1の実施の形態では、第1の開口部16Aを形成する際のドライエッチングの条件と、第2の開口部15Aを形成する際のドライエッチングの条件と、を異ならせた場合を例に挙げて説明した。これは、それぞれの膜種に応じて、エッチングしやすいドライエッチング条件を用いることで、エッチング時間を短くして、半導体装置10の生産性を阻害しないようにするためである。
【0069】
しかし、半導体装置10の生産上問題が無い場合においては、エッチングストッパ膜16よりも層間絶縁膜15がエッチングされやすい条件を用いて、エッチングストッパ膜16及び層間絶縁膜15を同一条件で連続的にエッチングすることで、コンタクトホール21を形成してもよい。
このように、連続的なエッチングにより、コンタクトホール21を形成することで、コンタクトホール形成工程のスループットを向上させることができる。
【0070】
(第2の実施の形態)
図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bは、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。
また、図12A、図13A、図14A、図15A、図16A、図17A、及び図18Aは、第2の実施の形態に係る半導体装置50の周辺回路領域のコンタクトプラグ27が形成される部分の断面図である。また、図12B、図13B、図14B、図15B、図16B、図17B、及び図18Bは、第2の実施の形態に係る半導体装置50のメモリセル領域の断面図である。
図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bにおいて、第1の実施の形態で説明した図1〜図11に示す構造体と同一構成部分には同一符号を付す。
【0071】
次に、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bを参照して、第2の実施の形態の半導体装置50(図18A及び図18B参照)の製造方法について説明する。
なお、第2の実施の形態では、半導体装置50としてDRAM(Dynamic Random Access Memory)を用いた場合を例に挙げて説明する。つまり、第1の実施の形態で説明したエッチングストッパ膜16及びコンタクトホール21をDRAMに適用した場合を例に挙げて説明する。
【0072】
始めに、図12A及び図12Bに示す工程では、半導体基板11(例えば、p型シリコン基板)に素子分離領域52を形成する。具体的には、半導体基板11に溝を形成し、その後、該溝を絶縁膜(例えば、シリコン酸化膜(SiO2膜))で埋め込むことで、素子分離領域52を形成する。
次いで、半導体基板11の上面11a及び素子分離領域52上に、ゲート絶縁膜57の母材となる絶縁膜54(例えば、シリコン酸化膜(SiO2膜))と、ゲート電極58の母材となる導電膜55と、キャップ絶縁膜59の母材となるシリコン窒化膜56と、を順次成膜する。
【0073】
次いで、パターニングされたレジスト膜(図示せず)をマスクとする異方性エッチング(具体的には、ドライエッチング)により、絶縁膜54、導電膜55、及びシリコン窒化膜56をパターニングすることで、ゲート絶縁膜57、ゲート電極58、及びキャップ絶縁膜59を形成する。
【0074】
次いで、ゲート電極58をマスクとするイオン注入法により、不純物イオン(例えば、n型不純物)を半導体基板11に注入することで、ゲート電極58の一方の側壁側に不純物拡散領域62を形成すると共に、ゲート電極58の他方の側壁側に不純物拡散領域63を形成する。不純物拡散領域62,63は、ソース/ドレイン領域として機能する領域である。また、図12Bに示す構造体の場合、不純物拡散領域62は、ソース領域として機能し、不純物拡散領域63は、ドレイン領域として機能する。
【0075】
次いで、ゲート電極58の側壁を覆うサイドウォール膜64を形成する。なお、図示してはいないが、サイドウォール膜64が形成されたゲート電極58は、図12Aに示す周辺回路領域にも形成されている。また、周辺回路領域では、サイドウォール膜64をマスクとするイオン注入法により、半導体基板11にソース/ドレイン領域となる不純物拡散領域(図示せず)を形成する。
【0076】
次いで、サイドウォール膜64間に形成された凹部を埋め込むと共に、上面66aがキャップ絶縁膜59の上面59aに対して略面一とされたゲート用層間絶縁膜66を形成する。
具体的には、サイドウォール膜64間に形成された凹部を埋め込むように、キャップ絶縁膜59及びサイドウォール膜64を覆うシリコン酸化膜(SiO2膜)を成膜し、次いで、CMP法により、シリコン酸化膜(SiO2膜)を研磨することで、ゲート用層間絶縁膜66を形成する。
なお、図12Bにゲート用層間絶縁膜66を図示することは困難なため、その図示を省略する。
【0077】
次いで、SAC(Self aligned contact)法により、ゲート用層間絶縁膜66に、不純物拡散層62を露出するコンタクトホール(図示せず)、及び不純物拡散層62を露出するコンタクトホール(図示せず)を同時に形成する。
その後、これらコンタクトホールを導電膜(図示せず)で埋め込むことで、不純物拡散層62と接触するプラグ71、及び不純物拡散層63と接触するプラグ72を同時に形成する。このとき、プラグ71,72は、その上面71a,72aがキャップ絶縁膜59の上面59aに対して略面一となるように形成する。
【0078】
次いで、キャップ絶縁膜59の上面59a、サイドウォール膜64の上面、及びプラグ71の上面71aを覆うように、プラグ72の上面72aを露出する開口部74Aを有した層間絶縁膜74を形成する。このとき、図示してはいないが周辺回路領域にも開口部74Aを形成する。具体的には、層間絶縁膜74としてシリコン酸化膜(SiO2膜)を成膜する。
次いで、開口部74Aを導電膜で埋め込むことで、プラグ72の上面72aと接触し、かつ上面75aが層間絶縁膜74の上面74aに対して略面一とされたプラグ75を形成する。
【0079】
上記プラグ75は、メモリセル領域及び周辺回路領域に形成される。メモリセル領域に形成されたプラグ75は、プラグ72を介して、不純物拡散領域63と電気的に接続される。また、周辺回路領域に形成されたプラグ75は、周辺回路領域に形成されたMOSトランジスタ(図示せず)に設けられた不純物拡散領域(ソース/ドレイン領域)と電気的に接続される。
【0080】
次いで、層間絶縁膜74の上面74aに、メモリセル領域及び周辺回路領域に形成されたプラグ75の上面75aと接触する配線13(ビット線として機能する配線)を形成する。このとき、配線13は、ゲート電極58の延在方向と交差する方向に延在するように形成する。配線13は、メモリセル領域及び周辺回路領域に形成されたプラグ75と電気的に接続される。
なお、図12Bでは、説明の便宜上、ゲート電極58の延在方向と交差する方向に延在するように、配線13を図示することが困難なため、ゲート電極58と交差する方向に延在する配線13を模式的に図示している。
【0081】
次いで、層間絶縁膜74の上面74aに、配線13を覆う第1の層間絶縁膜77を形成する。具体的には、第1の層間絶縁膜77として、シリコン酸化膜(SiO2膜)を成膜する。このとき、シリコン酸化膜(SiO2膜)は、配線13の上面13aに形成されるシリコン酸化膜(SiO2膜)の厚さが200nmとなるように成膜する。
【0082】
次いで、層間絶縁膜74及び第1の層間絶縁膜77を貫通し、かつプラグ71の上面71aと接触するキャパシタ用プラグ78を形成する。このとき、キャパシタ用プラグ78の上面78aが第1の層間絶縁膜77の上面77aに対して略面一となるように、キャパシタ用プラグ78を形成する。上記キャパシタ用プラグ78は、プラグ71を介して、不純物拡散領域62と電気的に接続される。
【0083】
次いで、第1の層間絶縁膜77の上面77a及びキャパシタ用プラグ78の上面78aを覆う第2の層間絶縁膜81を形成する。具体的には、第2の層間絶縁膜81として、厚さ1000nmのシリコン酸化膜(SiO2膜)を成膜する。
次いで、第2の層間絶縁膜81に、キャパシタ用プラグ78の上面78aを露出するシリンダ孔81Aを複数形成する。
【0084】
次いで、シリンダ孔81Aの内面を覆う下部電極83を形成する。これにより、下部電極83は、キャパシタ用プラグ78の上面78aと接触する。
なお、第2の実施の形態では、先に説明したように、第2の層間絶縁膜81の厚さの一例として1000nm(この場合、下部電極83の深さは1000nm)を挙げたが、DRAMの場合、高性能化のため、メモリセル領域に形成されるキャパシタ86には大きな容量値が要求され、下部電極83の表面積を大きくする必要がある。そのため、下部電極83の高さは、2000nm程度まで高く形成されることもある。
【0085】
次いで、複数のシリンダ孔81Aに形成された下部電極83の表面、及び第2の層間絶縁膜81の上面81aを覆う容量絶縁膜84を形成する。次いで、容量絶縁膜84の表面を覆う上部電極85を形成する。このとき、上部電極85は、シリンダ孔81Aを埋め込まない厚さで形成する。
これにより、下部電極83、容量絶縁膜84、及び上部電極85よりなり、かつキャパシタ用プラグ78を介して、不純物拡散領域62と電気的に接続されたキャパシタ86が形成される。
【0086】
次いで、上部電極85の表面に、キャパシタ86が形成されたシリンダ孔81Aを埋め込むと共に、上面87aが平坦な面とされた第3の層間絶縁膜87を形成する。具体的には、第3の層間絶縁膜87としてシリコン酸化膜(SiO2膜)を形成する。
なお、第2の実施の形態の場合、第1乃至第3の層間絶縁膜77,81,87よりなる層間絶縁膜に、第1の実施の形態で説明したコンタクトホール21が形成される。つまり、第1乃至第3の層間絶縁膜77,81,87よりなる層間絶縁膜は、第1の実施の形態で説明した層間絶縁膜15(図11参照)に相当する膜である。
【0087】
また、第2の実施の形態では、第1乃至第3の層間絶縁膜77,81,87よりなる層間絶縁膜の厚さを、層間絶縁膜15と同じ厚さ(具体的には、1500nm)に形成している。
また、第1乃至第3の層間絶縁膜77,81,87となる絶縁膜は、純粋なシリコン酸化膜(SiO2膜)に限定されない。例えば、第1乃至第3の層間絶縁膜77,81,87を、BPSG膜や、SOD法に形成された塗布系絶縁膜等の酸化シリコンを主成分とする絶縁膜を用いてもよい。
【0088】
次いで、第1の実施の形態の図1に示す工程と同様な手法により、キャパシタ用プラグ78の上面87aを覆うエッチングストッパ膜16を形成する。エッチングストッパ膜16は、シリコン酸化膜(SiO2膜)よりなる第1乃至第3の層間絶縁膜77,81,87と比較して、ドライエッチングの速度の遅い絶縁膜である。
【0089】
エッチングストッパ膜16としては、シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン酸窒化膜(SiON膜)等を用いることが可能であるが、エッチングストッパ膜16は、層間絶縁膜15よりもエッチング速度の遅い絶縁膜であればよく、上記シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン炭化窒化膜(SiCN膜)に限定されない。また、エッチングストッパ膜16に使用する絶縁膜としては、サイドエッチングが発生しにくい膜を用いるとよい。エッチングストッパ膜16の厚さは、例えば、30〜200nmとすることができる。
なお、第2の実施の形態では、第1の実施の形態と同様にエッチングストッパ膜16としてシリコン炭化窒化膜(SiCN膜)を形成した場合を例に挙げて、以下の説明を行う。
【0090】
次いで、図13A及び図13Bに示す工程では、第1の実施の形態で説明した図2に示す工程と同様な手法により、エッチングストッパ膜16の上面16aに、エッチングストッパ膜16の上面16aを露出する開口部18Aを有した第1のレジスト膜18を形成する。
このとき、開口部18Aは、周辺回路領域に形成された配線13の上面13aの上方に形成する。また、第1のレジスト膜18は。メモリセル領域に形成されたエッチングストッパ膜16の上面16aを覆うように形成する。開口部18Aの開口径R1は、例えば、150nmとすることができる。
【0091】
次いで、図14A及び図14Bに示す工程では、第1の実施の形態で説明した図3に示す工程と同様な手法により、開口部18Aの下方に位置するエッチングストッパ膜16を選択的にエッチングすることで、エッチングストッパ膜16を貫通し、かつ側壁16cが略垂直形状とされた第1の開口部16Aを形成する。
このとき、第1の開口部16Aは、その底面が第3の層間絶縁膜87を露出するように形成する。第1の開口部16Aは、コンタクトホール21(後述する図15A参照)の一部となる開口部である。
【0092】
次いで、図15A及び図15Bに示す工程では、エッチングストッパ膜16(シリコン炭化窒化膜)よりも第1乃至第3の層間絶縁膜77,81,87(シリコン酸化膜)がエッチングされやすい条件を用いた異方性エッチング(具体的には、ドライエッチング)により、エッチングストッパ膜16を介して、配線13の上面13aが露出するまで第1の開口部16Aの下方に位置するも第1乃至第3の層間絶縁膜77,81,87をエッチングすることで、第2の開口部15Aを形成する。
これにより、エッチングストッパ膜16を貫通する第1の開口部16Aと、第1の開口部16Aと一体形成され、かつ配線13の上面13aを露出する第2の開口部15Aと、よりなるコンタクトホール21が形成される。
【0093】
次いで、図15A及び図15Bに示す工程において、平行平板型RIE装置を用いた場合、上記ドライエッチングは、C4F6/Ar/O2=25sccm/1200sccm/25sccm(ガスの種類及び流量)、ソースパワー/バイアスパワー=2000W/3000W、圧力が30mTorrの条件を用いて行なうことができる。
【0094】
上記エッチング条件を用いてドライエッチングを行うことで、第1の実施の形態の図4で説明したように、エッチングストッパ膜16が庇状に張り出し、その下が横方向に広がる。
この結果、上記エッチング後において、コンタクトホール21の上部を構成する第1の開口部16Aの側壁16cは、略垂直形状を維持し、第2の開口部15Aには、ボーイング部22が形成される。
よって、エッチングストッパ膜16の第1の開口部16Aの開口径R3は、ボーイング部22の開口径のうち、最も大きい開口径R4よりも小さくなる(R3<R4)。
【0095】
図15Aに示す第1の開口部16Aの開口径R3が160nm、配線13上に形成された第1乃至第3の層間絶縁膜77,81,87の合計の厚さが1500nmで、かつ上記エッチング条件を用いて第1乃至第3の層間絶縁膜77,81,87をドライエッチングした場合、ボーイング部22の開口径R4は、200nmとなり、図15Aに示すコンタクトホール21の深さは、1500nmとなる。
【0096】
次いで、図16A及び図16Bに示す工程では、第1の実施の形態の図5に示す工程と同様な手法により、図15A及び図15Bに示す第1のレジスト膜18を除去し、その後、配線13の上面13aと接触し、かつ第1の開口部16Aを埋め込むように、コンタクトホール21内に導電膜23を成膜する。
具体的には、CVD法により、導電膜23として、チタン膜(Ti膜)と、窒化チタン膜(TiN膜)と、タングステン膜(W膜)と、を順次成膜する。
これにより、図16Aに示すように、ボーイング部22にボイド25が発生する。このボイド25は、エッチングストッパ膜16の下面16bよりも下方に形成される。また、図16A及び図16Bに示すように、エッチングストッパ膜16の上面16aにも導電膜23が成膜される。
【0097】
次いで、図17A及び図17Bに示す工程では、第1の実施の形態で説明した図6に示す工程と同様な手法(具体的には、CMP法)により、エッチングストッパ膜16の上面16aよりも上方に形成された導電膜23を研磨除去して、エッチングストッパ膜16の上面16aを露出させる。
このとき、導電膜23の研磨面(上面27a)が、エッチングストッパ膜16の上面16aに対して略面一となるように研磨を行なう。これにより、第1の開口部16A及び第2の開口部15Aよりなるコンタクトホール21内に、導電膜23よりなり、かつ上面27aがエッチングストッパ膜16の上面16aに対して略面一とされたコンタクトプラグ27が形成される。
【0098】
なお、先に説明したように、ボイド25は、エッチングストッパ膜16の下面16bよりも下方に形成されているため、上記研磨後に、コンタクトプラグ27の上面27aによりボイド25が露出されることはない。
【0099】
次いで、図18A及び図18Bに示す工程では、第1の実施の形態で説明した図7〜図11に示す工程と同様な処理を行なうことで、第1の配線層間絶縁膜31と、第2の配線層間絶縁膜32と、配線溝35と、下地導電層37及び銅膜38よりなる銅配線39と、キャップ絶縁膜42と、を順次形成する。これにより、第2の実施の形態の半導体装置50が製造される。
ボイド25は、エッチングストッパ膜16の下面16bよりも下方に形成されているため、銅配線39と接触することはない。つまり、ヒロックによる短絡の発生を回避することができる。
【0100】
なお、実際の半導体装置50では、キャップ絶縁膜42上に、銅配線39と電気的に接続される配線やプラグ(共に図示せず)、層間絶縁膜(図示せず)、最上層に形成された配線(図示せず)を保護する図示していない保護膜(パッシベーション膜)等を形成する。
【0101】
上記説明したように、半導体装置50として、キャパシタ86の静電容量を増大させるために、深さの深い(具体的には、1500nm)シリンダ孔81Aを有したDRAMを製造する場合、コンタクトプラグ27が形成されるコンタクトホール21のアスペクト比が高くなり、ボイド25が発生しやすくなる。
【0102】
一方、第2の実施の形態の半導体装置50の製造方法によれば、コンタクトプラグ27の上面27aによりボイド25が露出されることがなくなるため、銅配線39の上面39aに生じるヒロックによる短絡の発生を回避できる。これにより、ヒロックに起因する第2の実施の形態の半導体装置50の歩留まりの低下を抑制できる。
また、上記銅配線39の上面39aに生じるヒロックによる短絡の発生の回避を、低コストで、かつ簡便な方法で行なうことができる。
【0103】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【0104】
具体的には、本発明は、例えば、図19に示す構造とされた半導体装置90を製造する場合にも適用可能である。
図19は、本発明を適用可能な半導体装置の概略構成を示す断面図である。図19において、図11に示す第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。
図19を参照するに、半導体装置90は、第1の実施の形態で説明した半導体装置10(図11参照)に設けられた絶縁膜12及び配線13を構成要素から除き、半導体基板11の上面11aに直接層間絶縁膜15を形成し、かつコンタクトプラグ27の下端27bと半導体基板11の上面11aとを接触させたこと以外は、半導体装置10と同様な構成とされている。
【0105】
上記構成とされた半導体装置90の製造方法は、半導体基板11の上面11aに層間絶縁膜15を形成する工程と、層間絶縁膜15の上面15aに、層間絶縁膜15よりもエッチング速度の遅いエッチングストッパ膜16を形成する工程と、エッチングストッパ膜16を選択的にエッチングする異方性エッチングにより、エッチングストッパ膜16のうち、半導体基板11の上面11aと対向する部分をエッチングして、エッチングストッパ膜16を貫通する第1の開口部16Aを形成する工程と、エッチングストッパ膜16よりも層間絶縁膜15がエッチングされやすい条件を用いた異方性エッチングにより、エッチングストッパ膜16を介して、半導体基板11の上面11aが露出するまで第1の開口部16Aの下方に位置する層間絶縁膜15をエッチングすることで、第1の開口部16Aと共にコンタクトホール21を構成する第2の開口部15Aを形成する工程と、下端27bが半導体基板11の上面11aと接触し、かつ第1の開口部16Aを埋め込むように、コンタクトホール21内に導電膜を成膜することで、導電膜よりなるコンタクトプラグ27を形成する工程と、エッチングストッパ膜16の上面に、第1及び第2の配線層間絶縁膜31,32よりなる配線層間絶縁膜を形成する工程と、エッチングストッパ膜16をストッパとする異方性エッチングにより、第1及び第2の配線層間絶縁膜31,32をエッチングすることで、コンタクトプラグ27の上面27a及びエッチングストッパ膜16の上面を露出する配線溝35を形成する工程と、電解メッキ法により、配線溝35を埋め込むと共に、コンタクトプラグ27の上面27aと接触する銅配線39を形成する工程と、を含む。
【0106】
半導体装置90の製造方法は、半導体装置10に設けられた絶縁膜12及び配線13を形成することなく、層間絶縁膜15を半導体基板11上(半導体基板11の上面11a)に直接形成し、エッチングストッパ膜16のうち、半導体基板11の上面11aと対向する部分を選択的にエッチングすることで第1の開口部16Aを形成し、第2の開口部を半導体基板11の上面11aを露出するように形成し、コンタクトプラグ27は、コンタクトプラグ27の下端27bが半導体基板11の上面11aと接触するように形成するところが半導体装置10の製造方法と異なるが、それ以外の工程については半導体装置10の製造方法と同じである。
【0107】
このような方法により、半導体装置90を製造した場合、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。
【産業上の利用可能性】
【0108】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【0109】
10,50,90…半導体装置、11…半導体基板、11a,12a,13a,15a,16a,27a,32a,39a,59a,66a,71a,72a,74a,75a,77a,78a,81a…上面、12,54…絶縁膜、13…配線、14…導電膜、15…層間絶縁膜、15A…第2の開口部、15b,16c…側壁、16…エッチングストッパ膜、16A…第1の開口部、18…第1のレジスト膜、18A,33A,74A…開口部、21…コンタクトホール、22…ボーイング部、23…導電膜、25…ボイド、27…コンタクトプラグ、27b…下端、31…第1の配線層間絶縁膜、32…第2の配線層間絶縁膜、33…第2のレジスト膜、35…配線溝、35a…底面、37…下地導電層、37a…表面、38…銅膜、39…銅配線、42…キャップ絶縁膜、52…素子分離領域、55…導電膜、56…シリコン窒化膜、57…ゲート絶縁膜、58…ゲート電極、59…キャップ絶縁膜、62,63…不純物拡散領域、64…サイドウォール膜、66…ゲート用層間絶縁膜、71,72,75…プラグ、74…層間絶縁膜、77…第1の層間絶縁膜、78…キャパシタ用プラグ、81…第2の層間絶縁膜、81A…シリンダ孔、83…下部電極、84…容量絶縁膜、85…上部電極、86…キャパシタ、87…第3の層間絶縁膜、R1,R2,R3,R4…開口径
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、半導体装置(半導体デバイス)では、配線の低抵抗化を目的として銅配線が用いられている。銅配線では、製造工程の途中において、表面にヒロックと呼ばれる突起が生じることがある(例えば、特許文献1参照。)。
銅配線にヒロックが形成されると、微細化した半導体装置では、配線の短絡を引き起こし、製造歩留まりが低下してしまうという問題があった。
【0003】
また、コンタクトプラグ内に発生したボイド(空洞)がコンタクトプラグの表面に露出した場合、コンタクトプラグ上に形成された配線に対して接触不良を引き起こすばかりでなく、該配線が剥がれるという問題があった。
【0004】
特許文献2には、コンタクトプラグに形成されたボイドの発生を抑制する方法として、コンタクトホールの下部に第1の密着層を形成し、次いで、コンタクトホールの上部に第1の密着層と比較して、W(タングステン)層の成長開始までのインキュベーション時間の長い第2の密着層を形成し、その後、第1及び第2の密着層が形成されたコンタクトホール内にW層を形成することで、W層よりなるコンタクトプラグを形成することが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−218902号公報
【特許文献2】特開2005−129831号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、本発明者は、タングステン膜等の金属膜を用いて形成したコンタクトプラグ上に銅配線を形成する場合において、銅配線の表面にヒロックが発生する現象に着目し、以下のようなヒロック発生原因を見出した。
【0007】
半導体装置の微細化に伴って、コンタクトプラグのアスペクト比が増加し、コンタクトプラグを配置するためのコンタクトホールがボーイング形状と呼ばれる形状になりやすい。ボーイング形状とは、コンタクトホールの上端及び底部の開口サイズよりも幅の広がった樽型の形状であり、コンタクトホールの上端近くに形成される。
【0008】
コンタクトホールがボーイング形状になると、コンタクトプラグの母材となる金属膜を埋め込む際に、コンタクトプラグの上端付近にボイドが形成されやすい。
コンタクトプラグの上端付近に形成されたボイドの上端が完全に塞がれずに、ボイドの内壁が露出された状態でコンタクトプラグに接続する銅配線を形成しようとすると、銅配線にヒロックが生じる可能性の高いことが判明した。
【0009】
このようなボイドに起因したヒロックの発生原因として、銅配線を形成する際に使用するメッキ用の電解液がボイド内に残留することが影響していることを本発明者は見出した。
すなわち、ボイド内に残留した電解液が、後の熱処理工程において、ガスの噴出や膨張、金属膜の異常酸化等を引き起こすため、銅配線の膨れや剥れが発生し、これがヒロックとして銅配線の表面に生じる。
【0010】
なお、特許文献2に記載の方法を用いた場合、半導体装置の製造工程が複雑になるため、容易、かつ低コストで半導体装置を製造することができないという問題があった。
【課題を解決するための手段】
【0011】
本発明の一観点によれば、絶縁膜を介して、半導体基板上に形成された配線を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜の上面に、前記層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、前記エッチングストッパ膜のうち、前記配線と対向する部分をエッチングして、前記エッチングストッパ膜を貫通する第1の開口部を形成する工程と、前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、前記エッチングストッパ膜を介して、前記配線の上面が露出するまで前記第1の開口部の下方に位置する前記層間絶縁膜をエッチングすることで、前記第1の開口部と共にコンタクトホールを構成する第2の開口部を形成する工程と、前記配線の上面と接触し、かつ前記第1の開口部を埋め込むように、前記コンタクトホール内に導電膜を成膜することで、該導電膜よりなるコンタクトプラグを形成する工程と、前記エッチングストッパ膜の上面に、配線層間絶縁膜を形成する工程と、前記エッチングストッパ膜をストッパとする異方性エッチングにより、前記配線層間絶縁膜をエッチングすることで、前記コンタクトプラグの上面及び前記エッチングストッパ膜の上面を露出する配線溝を形成する工程と、電解メッキ法により、前記配線溝を埋め込むと共に、前記コンタクトプラグの上面と接触する銅配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0012】
本発明の半導体装置の製造方法によれば、配線を覆う層間絶縁膜の上面に、層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成し、次いで、エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、エッチングストッパ膜のうち、配線と対向する部分をエッチングして、エッチングストッパ膜を貫通する第1の開口部を形成し、次いで、エッチングストッパ膜よりも層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、エッチングストッパ膜を介して、配線の上面が露出するまで第1の開口部の下方に位置する層間絶縁膜をエッチングすることで、第1の開口部と共にコンタクトホールを構成する第2の開口部を形成することにより、第1の開口部のアペクト比を小さく(導電膜を埋め込みやすい形状)し、かつ第1の開口部の側壁を略垂直形状にすることが可能になると共に、第2の開口部に発生するボーイング部(ボーイング形状とされた部分)をエッチングストッパ膜よりも下方に形成することが可能となる。
【0013】
これにより、コンタクトホール内に導電膜を成膜した際、ボーイング部に形成されるボイドをエッチングストッパ膜よりも下方に形成することが可能となる。
また、配線層間絶縁膜に配線溝を形成する際に行なう異方性エッチングのストッパとして、エッチングストッパ膜を用いることにより、半導体基板面内の配線溝の深さばらつきを抑制することが可能となる。
【0014】
したがって、配線溝を形成する際、配線溝の底面によりコンタクトプラグに形成されたボイドが露出されることがなくなるので、電解メッキ法により、配線溝内に銅配線を形成する際、メッキ用の電解液がボイド内に残留することがなくなる。
よって、コンタクトプラグに接続する銅配線を形成する際の不具合である銅配線の上面に生じるヒロックによる短絡の発生を回避することができる。つまり、銅配線の上面に生じるヒロックに起因する半導体装置の歩留まりの低下を抑制できる。
【0015】
また、本発明の半導体装置の製造方法によれば、層間絶縁膜と配線層間絶縁膜との間に、エッチングストッパ膜を形成し、その後、エッチングストッパ膜及び層間絶縁膜をエッチングして第1及び第2の開口部よりなるコンタクトホールを形成するため、特許文献2(特開2005−129831号公報)に開示された半導体装置の製造方法のような複雑な工程を設ける必要がないので、簡便な方法により、低コストで銅配線の上面に生じるヒロックによる短絡の発生を回避できる。
【図面の簡単な説明】
【0016】
【図1】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その1)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図2】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その2)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図3】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その3)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図4】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その4)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図5】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その5)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図6】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その6)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図7】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その7)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図8】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その8)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図9】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その9)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図10】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その10)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図11】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図(その11)であり、コンタクトプラグが形成される部分を拡大した断面図である。
【図12A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その1)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図12B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その1)であり、半導体装置のメモリセル領域の断面図である。
【図13A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その2)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図13B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その2)であり、半導体装置のメモリセル領域の断面図である。
【図14A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その3)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図14B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その3)であり、半導体装置のメモリセル領域の断面図である。
【図15A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その4)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図15B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その4)であり、半導体装置のメモリセル領域の断面図である。
【図16A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その5)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図16B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その5)であり、半導体装置のメモリセル領域の断面図である。
【図17A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その6)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。
【図17B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その6)であり、半導体装置のメモリセル領域の断面図である。
【図18A】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その7)であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分を拡大した断面図である。
【図18B】本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図(その7)であり、半導体装置のメモリセル領域の断面図である。
【図19】本発明を適用可能な半導体装置の概略構成を示す断面図である。
【発明を実施するための形態】
【0017】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0018】
(第1の実施の形態)
図1〜図11は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図であり、コンタクトプラグが形成される部分を拡大した断面図である。
図1〜図11を参照して、第1の実施の形態の半導体装置10(図11参照)の製造方法について説明する。
【0019】
始めに、図1に示す工程では、半導体基板11の上面11aを覆う絶縁膜12を形成し、次いで、絶縁膜12の上面12aに配線13を形成する。その後、絶縁膜12の上面12aに、配線13を覆う層間絶縁膜15と、層間絶縁膜15の上面15aを覆うエッチングストッパ膜16と、を順次成膜する。
【0020】
具体的には、半導体基板11としてシリコン基板を準備し、CVD(Chemical Vapor Deposition)法により、絶縁膜12としてシリコン酸化膜(SiO2膜)を成膜する。
次いで、絶縁膜12の上面12aに、配線13の母材となる導電膜14(具体的には、金属膜、或いは多結晶ポリシリコン膜)を成膜し、次いで、フォトリソ技術及びドライエッチング技術を用いて、導電膜14をパターニングすることで、導電膜14よりなる配線13を形成する。
【0021】
次いで、CVD法或いはSOD(Spin−On Dielectric)法により、厚さが1.5μmとされ、層間絶縁膜15となる絶縁膜を形成する。
CVD法を用いた場合、層間絶縁膜15として、BPSG膜またはシリコン酸化膜(SiO2膜)を形成する。また、SOD法を用いた場合、層間絶縁膜15として塗布系のシリコン酸化膜(SiO2膜)を形成する。
【0022】
次いで、CVD法により、層間絶縁膜15の上面15aを覆うように、層間絶縁膜15を構成するシリコン酸化膜(SiO2膜)よりもエッチング速度(具体的には、ドライエッチングの速度)の遅いエッチングストッパ膜16を形成する。
具体的には、エッチングストッパ膜16として、シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、シリコン酸窒化膜(SiON膜)のうち、少なくとも1種よりなる膜を形成する。エッチングストッパ膜16は、単層の膜でもよいし、積層構造でもよい。
例えば、エッチングストッパ膜16として単層のシリコン炭化窒化膜(SiCN膜)を用いる場合、図1に示す工程では、エッチングストッパ膜16として、厚さ100nmのシリコン炭化窒化膜(SiCN膜)を形成する。
【0023】
エッチングストッパ膜16は、後述する図8に示す工程において、異方性エッチング(具体的には、ドライエッチング)を用いて、配線溝35を形成する際のストッパとして機能する膜である。
また、エッチングストッパ膜16は、後述する図6に示す工程において、コンタクトプラグ27の母材となる導電膜23を研磨する際のストッパとして機能する。
【0024】
上記エッチングストッパ膜16は、シリコン酸化膜(SiO2膜)よりなる層間絶縁膜15と比較して、ドライエッチングの速度の遅い絶縁膜であるため、できるだけ薄く形成することが好ましい。
エッチングストッパ膜16の厚さは、配線溝35を形成する際に、エッチングストッパとして機能するための最小限度の膜厚にするとよい。具体的には、エッチングストッパ膜16の厚さは、例えば、30〜200nmにすることができる。
【0025】
また、エッチングストッパ膜16となるシリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン酸窒化膜(SiON膜)は、シリコン酸化膜(SiO2膜)よりも誘電率の高い膜である。よって、このような膜により構成されたエッチングストッパ膜16をできるだけ薄く形成することで、隣接するコンタクトプラグ間の寄生容量を低減できる。
【0026】
なお、図1に示す工程では、エッチングストッパ膜16として、シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン酸窒化膜(SiON膜)等を用いることが可能なであると説明したが、エッチングストッパ膜16は、層間絶縁膜15よりもエッチング速度の遅い絶縁膜であればよく、上記シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン炭化窒化膜(SiCN膜)に限定されない。また、エッチングストッパ膜16に使用する絶縁膜としては、サイドエッチングが発生しにくい膜を用いるとよい。
【0027】
次いで、図2に示す工程では、フォトリソグラフィ技術を用いて、エッチングストッパ膜16の上面16aに、開口部18Aを有した第1のレジスト膜18を形成する。このとき、開口部18Aは、配線13の上面13aと対向するエッチングストッパ膜16の上面16aを露出するように形成する。開口部18Aの開口径R1は、例えば、150nmとすることができる。
【0028】
次いで、図3に示す工程では、第1のレジスト膜18をマスクとし、かつエッチングストッパ膜16を選択的にエッチングするエッチング条件(層間絶縁膜15がエッチングされにくい条件)を用いた異方性エッチング(具体的には、ドライエッチング)により、開口部18Aの下方に位置するエッチングストッパ膜16を選択的にエッチングすることで、エッチングストッパ膜16を貫通し、かつコンタクトホール21(図4参照)の一部となる第1の開口部16Aを形成する。
【0029】
図3に示す工程において使用するドライエッチング装置としては、例えば、平行平板型RIE(Reactive Ion Etching)装置を用いることができる。
この場合、上記ドライエッチングは、C4F8/CH2F2/Ar/O2=30sccm/16sccm/300sccm/24sccm(ガスの種類及び流量)、ソースパワー/バイアスパワー=2000W/3000W、圧力が30mTorrの条件を用いて行なうことができる。
【0030】
第1の開口部16Aの開口径R2は、開口部18Aの開口径R1と略等しい。開口部18Aの開口径R1が150nm程度の場合、第1の開口部16Aの開口径R2は、150nm程度とすることができる。
また、第1の開口部16Aのアスペクト比は1程度と小さいため、第1の開口部16Aの側壁16cは、略垂直形状となる。つまり、第1の開口部16Aは、良好な形状とされた開口部である。
【0031】
次いで、図4に示す工程では、エッチングストッパ膜16よりも層間絶縁膜15がエッチングされやすい条件(つまり、層間絶縁膜15のエッチング速度に対して、エッチングストッパ膜16のエッチング速度が十分に遅く、選択比が確保可能なエッチング条件)を用いた異方性エッチング(具体的には、ドライエッチング)により、エッチングストッパ膜16を介して、配線13の上面13aが露出するまで第1の開口部16Aの下方に位置する層間絶縁膜15をエッチングすることで、第2の開口部15Aを形成する。
【0032】
これにより、エッチングストッパ膜16を貫通する第1の開口部16Aと、層間絶縁膜15に第1の開口部16Aと一体形成され、かつ配線13の上面13aを露出する第2の開口部15Aと、よりなるコンタクトホール21が形成される。
【0033】
図4に示す工程において使用するドライエッチング装置としては、例えば、平行平板型RIE(Reactive Ion Etching)装置を用いることができる。
この場合、上記ドライエッチングは、C4F6/Ar/O2=25sccm/1200sccm/25sccm(ガスの種類及び流量)、ソースパワー/バイアスパワー=2000W/3000W、圧力が30mTorrの条件を用いて行なうことができる。
このエッチング条件の場合、エッチング選択比(=(層間絶縁膜15を構成するシリコン酸化膜のエッチング速度)/(エッチングストッパ膜16を構成するシリコン炭化窒化膜のエッチング速度))は、6程度である。
【0034】
ところで、図4に示すように、ドライエッチングを用いて、アスペクト比(=孔の深さ/孔の径)が4を超えるような、高アスペクト比のコンタクトホール21を形成する場合、層間絶縁膜15の中部から上部に位置するコンタクトホール21の側壁がエッチングされてボーイング形状となる(以下、このボーイング形状とされた部分を「ボーイング部22」という。)。つまり、ボーイング部22は、エッチングストッパ膜16の下面16bよりも下方に形成される。
【0035】
先に説明したように、コンタクトホール21の上部に形成されたエッチングストッパ膜16は、層間絶縁膜15と比較してエッチング速度が遅い。
このため、エッチングストッパ膜16に形成された第1の開口部16Aの側壁16cの横方向に広がる量と比較して、層間絶縁膜15に形成される第2の開口部15Aの側壁15bの横方向に広がる量は数倍以上大きい。
したがって、図4に示す工程において、上記ドライエッチングを行なうことで、エッチングストッパ膜16が庇状に張り出し、その下に形成された層間絶縁膜15がボーイング状に横方向に広がる。
【0036】
この結果、層間絶縁膜15のエッチング後において、コンタクトホール21の上部を構成する第1の開口部16Aの側壁16cは、略垂直形状を維持し、第1の開口部16Aの下方に形成される第2の開口部15Aには、ボーイング部22が形成される。
このため、エッチングストッパ膜16の第1の開口部16Aの開口径R3は、ボーイング部22の開口径のうち、最も大きい開口径R4よりも小さくなる(R3<R4)。
【0037】
図4に示すコンタクトホールのアスペクト比が9程度で、図3に示す第1の開口部16Aの開口径R3が160nmで、かつ上記エッチング条件を用いて層間絶縁膜15をエッチングした場合、ボーイング部22の開口径R4は、200nmとなる。
【0038】
上記説明したように、配線13が形成された絶縁膜12の上面12aに、シリコン酸化膜(SiO2膜)よりなり、かつ配線13を覆う層間絶縁膜15と、厚さの薄いシリコン炭化窒化膜(SiCN膜)よりなるエッチングストッパ膜16と、開口部18Aを有した第1のレジスト膜18と、を順次形成し、次いで、第1のレジスト膜18をマスクとするドライエッチングにより、エッチングストッパ膜16を貫通する第1の開口部16Aを形成し、次いで、第1のレジスト膜18及びエッチングストッパ膜16をマスクとし、かつエッチングストッパ膜16よりも層間絶縁膜15のエッチング速度の速いエッチング条件を用いて層間絶縁膜15をエッチングすることで、配線13の上面13aを露出する第2の開口部15Aを形成することにより、側壁16cが略垂直形状とされた第1の開口部16Aと、第1の開口部16Aと一体形成され、かつボーイング部22の開口径R4が第1の開口部16Aの開口径R3よりも大きい第2の開口部15Aと、よりなるコンタクトホール21を形成することが可能となる。
【0039】
なお、エッチングストッパ膜16をエッチングして第1の開口部16Aを形成する工程(図3に示す工程)の処理と、層間絶縁膜15をエッチングして第2の開口部15Aを形成する工程(図4に示す工程)の処理と、を同一のドライエッチング装置を用いて連続で処理してもよい。
これにより、図3に示す工程の処理と、図4に示す工程の処理と、を別々のドライエッチング装置を用いて行なった場合と比較して、半導体装置10(後述する図11参照)の生産性を向上させることができる。
【0040】
次いで、図5に示す工程では、図4に示す第1のレジスト膜18を除去する。次いで、配線13の上面13aと接触し、かつ第1の開口部16Aを埋め込むように、コンタクトホール21内に導電膜23を成膜する。このとき、図5に示すように、エッチングストッパ膜16の上面16aにも導電膜23が成膜される。
【0041】
具体的には、CVD法により、導電膜23として、チタン膜(Ti膜)と、窒化チタン膜(TiN膜)と、タングステン膜(W膜)と、を順次成膜する。チタン膜(Ti膜)及び窒化チタン膜(TiN膜)は、バリア膜であり、タングステン膜(W膜)は、該バリア膜よりも抵抗値の低い金属膜である。
【0042】
先に説明したように、コンタクトホール21は、エッチングストッパ膜16に形成され、かつその側壁16cが略垂直形状とされた第1の開口部16Aと、エッチングストッパ膜16の下面16bと接触する層間絶縁膜15に形成され、かつ第1の開口部16Aの開口径R3よりも大きな開口径R4とされたボーイング部22を有する第2の開口部15Aと、よりなる。
【0043】
このため、エッチングストッパ膜16の上面16a側から導電膜23を成膜することで、コンタクトホール21の上部側に位置する第1の開口部16Aは、第2の開口部15のボーイング部22が導電膜23で埋め込まれる前に、導電膜23により塞がれ、かつ第2の開口部15Aの内壁15b及び配線13の上面13aが導電膜23により被覆される。
これにより、第2の開口部15Aのボーイング部22では、導電膜23が完全に埋め込まれないため、ボイド25が発生する。このボイド25は、図5に示すように、エッチングストッパ膜16の下面16bよりも下方に形成される。
【0044】
次いで、図6に示す工程では、エッチングストッパ膜16を研磨のストッパ膜として利用して、CMP(Chemical Mechanical Polishing)法により、エッチングストッパ膜16の上面16aよりも上方に形成された導電膜23を研磨除去して、エッチングストッパ膜16の上面16aを露出させる。
【0045】
このとき、導電膜23の研磨面(上面27a)が、エッチングストッパ膜16の上面16aに対して略面一となるように研磨を行なう。これにより、第1の開口部16A及び第2の開口部15Aよりなるコンタクトホール21内に、導電膜23よりなり、かつ上面27aがエッチングストッパ膜16の上面16aに対して略面一とされたコンタクトプラグ27が形成される。
【0046】
また、図6に示す工程において、研磨のストッパ膜としてエッチングストッパ膜16を用いることで、研磨表面がエッチングストッパ膜16よりも下方に形成されることを防止可能となる。これにより、エッチングストッパ膜16よりも下方に形成されたボイド25が、研磨面により露出されることを防止できる。
【0047】
また、図6に示す工程では、エッチングストッパ膜16が、後述する図8に示す工程で行う配線溝35を形成するためのエッチングのストッパとして機能する程度の厚さを残すとよい。具体的には、上記研磨後のエッチングストッパ膜16の残膜は、例えば、50nmとすることができる。
【0048】
次いで、図7に示す工程では、エッチングストッパ膜16の上面16a、及びコンタクトプラグ27の上面27aに、第1の配線層間絶縁膜31と、第2の配線層間絶縁膜32と、を順次成膜する。本実施の形態の場合、第1及び第2の配線層間絶縁膜31,32を積層させることで、配線溝35が形成される配線層間絶縁膜を構成している。
具体的には、第1の配線層間絶縁膜31として、厚さが150nmのシリコン酸化炭化膜(SiOC膜)を形成し、その後、第2の配線層間絶縁膜32として、厚さが150nmのシリコン酸化膜(SiO2膜)を成膜する。
【0049】
次いで、第2の配線層間絶縁膜32の上面32aに、フォトリソグラフ技術を用いて、溝状の開口部33Aを有した第2のレジスト膜33を形成する。
このとき、開口部33Aは、後述する図8に示す配線溝35の形成領域に対応する第2の配線層間絶縁膜32の上面32aを露出するように形成する。
【0050】
次いで、図8に示す工程では、エッチングストッパ膜16をストッパとする異方性エッチング(具体的には、ドライエッチング)により、第1及び第2の配線層間絶縁膜31,32をエッチングすることで、コンタクトプラグ27の上面27a及びエッチングストッパ膜16の上面16aを露出する配線溝35を形成する。
図8に示す工程において使用するドライエッチング装置としては、例えば、平行平板型RIE(Reactive Ion Etching)装置を用いることができる。
この場合、上記ドライエッチングは、CF4/CHF3=200/100sccm(ガスの種類及び流量)、ソースパワー/バイアスパワー=1000W/500W、圧力が125mTorrの条件を用いて行なうことができる。
【0051】
このとき、配線溝35の底面35aにより、コンタクトプラグ27の上面27aが露出されるが、第1及び第2の配線層間絶縁膜31,32をエッチングする条件ではコンタクトプラグ27の母材となるタングステン膜が殆どエッチングされないため、ボイド25が露出されることはない。また、図8に示す工程で行なうエッチング後において、コンタクトプラグ27の上面27a及びエッチングストッパ膜16の上面16aは、略面一となる。
【0052】
図8に示すエッチング工程において、第1の配線層間絶縁膜31の直下に形成されたエッチングストッパ膜16がストッパとして機能するため、配線溝35の深さが所望の深さよりも深くなりすぎて、配線溝35の底面35aがボイド25に到達する(ボイド25を露出する)ことを防止できる。
【0053】
また、第1の配線層間絶縁膜31の直下にエッチングストッパ膜16を形成することにより、配線溝35の深さを、第1の配線層間絶縁膜31の厚さと第2の配線層間絶縁膜32の厚さとの合計値と略等しくすることが可能となるため、半導体基板11面内における配線溝35の深さばらつきを抑制できる。
【0054】
次いで、図9に示す工程では、図8に示す第2のレジスト膜33を除去する。具体的には、例えば、レジスト剥離液(図示せず)により、第2のレジスト膜33を除去する。
このとき、コンタクトプラグ27の上面27aは、ボイド25を露出すること無く形成されているので、第2のレジスト膜33を除去する際に、ボイド25内にレジスト剥離液等の異物が浸入することはない。
【0055】
次いで、図10に示す工程では、配線溝35の内面(具体的には、配線溝35の側面と、配線溝35の底面を構成するコンタクトプラグ27の上面27a及びエッチングストッパ16の上面16aと、を含む面)を覆う下地導電層37を成膜し、次いで、下地導電層37の表面37aに、配線溝35を埋め込む厚さとされた銅膜38を成膜する。このとき、第2の配線層間絶縁膜32の上面32aにも下地導電層37及び銅膜38が積層形成される。
【0056】
具体的には、スパッタリング法により、バリア膜となる窒化チタン膜(TiN膜)と、シード層となる銅薄膜(Cu膜)と、順次成膜することで、窒化チタン膜(TiN膜)及び銅薄膜(Cu膜)よりなる下地導電層37を形成する。
次いで、銅薄膜(Cu膜)を給電層とする電解メッキ法により、配線溝35を埋め込むように銅を析出成長させることで、銅膜38を形成する。上記電解メッキ法では、メッキ液(メッキ用の電解液)として、例えば、硫酸銅を用いることができる。
【0057】
先に説明したように、本実施の形態では、ボイド25の上端が露出しないように、コンタクトプラグ27が形成されている。よって、メッキ用の電解液がコンタクトプラグ27に形成されたボイド25に浸入して残留することを防止できる。
【0058】
次いで、銅膜38を構成する銅の結晶粒のサイズを大きくするために、アニール処理を行なう。アニール温度としては、例えば、400℃を用いることができる。
次いで、CMP法により、第2の配線層間絶縁膜32の上面32aよりも上方に形成された下地導電層37及び銅膜38を研磨除去することで、第2の配線層間絶縁膜32の上面32aを露出させると共に、配線溝35内に下地導電層37及び銅膜38を埋め込む。
これにより、配線溝35内に、下地導電層37及び銅膜38よりなり、下端がコンタクトプラグ27の上面27aと接触した銅配線39が形成される。
また、上記研磨により、銅配線39の上面39aは、第2の配線層間絶縁膜32の上面32aに対して略面一となる。
【0059】
次いで、図11に示す工程では、銅配線39の上面39a及び第2の配線層間絶縁膜32の上面32aを覆うキャップ絶縁膜42を形成する。
具体的には、キャップ絶縁膜42として、シリコン炭化窒化膜(SiCN)を形成する。このキャップ絶縁膜42は、銅配線39に含まれる銅(Cu)が拡散することを防止するための膜である。これにより、第1の実施の形態の半導体装置10が製造される。
【0060】
なお、図11には図示していないが、実際の半導体装置10には、キャップ絶縁膜42上に銅配線39と電気的に接続される配線やプラグ、層間絶縁膜、最上層に形成された配線を保護する保護膜(パッシベーション膜)等が形成されている。
【0061】
従来の半導体装置の製造方法では、層間絶縁膜上にエッチングストッパ膜を形成することなく、層間絶縁膜上に直接配線層間絶縁膜を成膜させた後、該配線層間絶縁膜をドライエッチングすることで、配線溝を形成していたため、コンタクトプラグの上端にボイドが形成される。このため、第1の実施の形態の図6に示す工程と同様な研磨処理を行った場合、コンタクトプラグの上面によりボイドが露出されてしまう場合が多かった。
【0062】
このように、コンタクトプラグの上面からボイドが露出された状態で、下地導電層を形成しても、下地導電層でボイドを埋め込むことはできないため、コンタクトプラグの内部にボイドの形状に対応した凹みが残存したままとなる。
【0063】
このため、下地導電層形成後に、電解メッキ法により、銅膜を形成すると、該凹みにメッキ用の電解液が残存してしまう。
この残存したメッキ液は、該メッキ工程以降の工程で行なう熱処理により、ガスを噴出し、膨張し、コンタクトプラグや銅配線を構成する金属膜の異常酸化等を引き起こして、銅配線の膨れや剥れを発生させ、これがヒロックとして銅配線の表面に生じることになる。
【0064】
一方、第1の実施の形態の半導体装置10の製造方法によれば、配線13を覆う層間絶縁膜15の上面15aに、層間絶縁膜15よりもエッチング速度の遅いエッチングストッパ膜16を形成し、次いで、エッチングストッパ膜16のうち、配線13と対向する部分を選択的にエッチングすることで、エッチングストッパ膜16を貫通する第1の開口部16Aを形成し、次いで、エッチングストッパ膜16よりも層間絶縁膜15がエッチングされやすい条件を用いて、エッチングストッパ膜16を介して、配線13の上面13aが露出するまで第1の開口部16Aの下方に位置する層間絶縁膜15をエッチングすることで、第1の開口部16Aと共にコンタクトホール21を構成する第2の開口部15Aを形成することにより、第1の開口部16Aのアペクト比を小さくし、かつ第1の開口部16Aの側壁16cを略垂直形状にすることが可能になると共に、第2の開口部15Aに形成されるボーイング部22をエッチングストッパ膜16の下方に配置することが可能となる。
【0065】
これにより、コンタクトホール21内に導電膜23を成膜した際、ボーイング部22に形成されるボイド25をエッチングストッパ膜16の下面16bよりも下方に形成することが可能となる。
また、第1及び第2の配線層間絶縁膜31,32に配線溝35を形成する際に行なう異方性エッチングのストッパとして、エッチングストッパ膜16を用いることで、半導体基板11面内の配線溝35の深さばらつきを小さくすることが可能となる。
【0066】
したがって、配線溝35を形成する際、配線溝35の底面35aによりコンタクトプラグ27に形成されたボイド25が露出されることがなくなるので、電解メッキ法により、配線溝35内に銅配線39を形成する際、メッキ用の電解液がボイド25内に残留することがない。
よって、コンタクトプラグ27に接続する銅配線39を形成する際の不具合である銅配線39の上面39aに生じるヒロックによる短絡の発生を回避することができる。つまり、銅配線39の上面39aに生じるヒロックに起因する半導体装置10の歩留まりの低下を抑制できる。
【0067】
また、本発明の半導体装置10の製造方法によれば、層間絶縁膜15と第1の配線層間絶縁膜31との間に、エッチングストッパ膜16を形成し、その後、エッチングストッパ膜16及び層間絶縁膜15をエッチングして、第1の開口部16A及び第2の開口部15Aよりなるコンタクトホール21を形成するため、特許文献2(特開2005−129831号公報)に開示された従来の半導体装置の製造方法のような複雑な工程を設ける必要がないので、低コストで、かつ簡便な方法により、銅配線39の上面39aに生じるヒロックによる短絡の発生を回避できる。
【0068】
なお、第1の実施の形態では、第1の開口部16Aを形成する際のドライエッチングの条件と、第2の開口部15Aを形成する際のドライエッチングの条件と、を異ならせた場合を例に挙げて説明した。これは、それぞれの膜種に応じて、エッチングしやすいドライエッチング条件を用いることで、エッチング時間を短くして、半導体装置10の生産性を阻害しないようにするためである。
【0069】
しかし、半導体装置10の生産上問題が無い場合においては、エッチングストッパ膜16よりも層間絶縁膜15がエッチングされやすい条件を用いて、エッチングストッパ膜16及び層間絶縁膜15を同一条件で連続的にエッチングすることで、コンタクトホール21を形成してもよい。
このように、連続的なエッチングにより、コンタクトホール21を形成することで、コンタクトホール形成工程のスループットを向上させることができる。
【0070】
(第2の実施の形態)
図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bは、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。
また、図12A、図13A、図14A、図15A、図16A、図17A、及び図18Aは、第2の実施の形態に係る半導体装置50の周辺回路領域のコンタクトプラグ27が形成される部分の断面図である。また、図12B、図13B、図14B、図15B、図16B、図17B、及び図18Bは、第2の実施の形態に係る半導体装置50のメモリセル領域の断面図である。
図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bにおいて、第1の実施の形態で説明した図1〜図11に示す構造体と同一構成部分には同一符号を付す。
【0071】
次に、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bを参照して、第2の実施の形態の半導体装置50(図18A及び図18B参照)の製造方法について説明する。
なお、第2の実施の形態では、半導体装置50としてDRAM(Dynamic Random Access Memory)を用いた場合を例に挙げて説明する。つまり、第1の実施の形態で説明したエッチングストッパ膜16及びコンタクトホール21をDRAMに適用した場合を例に挙げて説明する。
【0072】
始めに、図12A及び図12Bに示す工程では、半導体基板11(例えば、p型シリコン基板)に素子分離領域52を形成する。具体的には、半導体基板11に溝を形成し、その後、該溝を絶縁膜(例えば、シリコン酸化膜(SiO2膜))で埋め込むことで、素子分離領域52を形成する。
次いで、半導体基板11の上面11a及び素子分離領域52上に、ゲート絶縁膜57の母材となる絶縁膜54(例えば、シリコン酸化膜(SiO2膜))と、ゲート電極58の母材となる導電膜55と、キャップ絶縁膜59の母材となるシリコン窒化膜56と、を順次成膜する。
【0073】
次いで、パターニングされたレジスト膜(図示せず)をマスクとする異方性エッチング(具体的には、ドライエッチング)により、絶縁膜54、導電膜55、及びシリコン窒化膜56をパターニングすることで、ゲート絶縁膜57、ゲート電極58、及びキャップ絶縁膜59を形成する。
【0074】
次いで、ゲート電極58をマスクとするイオン注入法により、不純物イオン(例えば、n型不純物)を半導体基板11に注入することで、ゲート電極58の一方の側壁側に不純物拡散領域62を形成すると共に、ゲート電極58の他方の側壁側に不純物拡散領域63を形成する。不純物拡散領域62,63は、ソース/ドレイン領域として機能する領域である。また、図12Bに示す構造体の場合、不純物拡散領域62は、ソース領域として機能し、不純物拡散領域63は、ドレイン領域として機能する。
【0075】
次いで、ゲート電極58の側壁を覆うサイドウォール膜64を形成する。なお、図示してはいないが、サイドウォール膜64が形成されたゲート電極58は、図12Aに示す周辺回路領域にも形成されている。また、周辺回路領域では、サイドウォール膜64をマスクとするイオン注入法により、半導体基板11にソース/ドレイン領域となる不純物拡散領域(図示せず)を形成する。
【0076】
次いで、サイドウォール膜64間に形成された凹部を埋め込むと共に、上面66aがキャップ絶縁膜59の上面59aに対して略面一とされたゲート用層間絶縁膜66を形成する。
具体的には、サイドウォール膜64間に形成された凹部を埋め込むように、キャップ絶縁膜59及びサイドウォール膜64を覆うシリコン酸化膜(SiO2膜)を成膜し、次いで、CMP法により、シリコン酸化膜(SiO2膜)を研磨することで、ゲート用層間絶縁膜66を形成する。
なお、図12Bにゲート用層間絶縁膜66を図示することは困難なため、その図示を省略する。
【0077】
次いで、SAC(Self aligned contact)法により、ゲート用層間絶縁膜66に、不純物拡散層62を露出するコンタクトホール(図示せず)、及び不純物拡散層62を露出するコンタクトホール(図示せず)を同時に形成する。
その後、これらコンタクトホールを導電膜(図示せず)で埋め込むことで、不純物拡散層62と接触するプラグ71、及び不純物拡散層63と接触するプラグ72を同時に形成する。このとき、プラグ71,72は、その上面71a,72aがキャップ絶縁膜59の上面59aに対して略面一となるように形成する。
【0078】
次いで、キャップ絶縁膜59の上面59a、サイドウォール膜64の上面、及びプラグ71の上面71aを覆うように、プラグ72の上面72aを露出する開口部74Aを有した層間絶縁膜74を形成する。このとき、図示してはいないが周辺回路領域にも開口部74Aを形成する。具体的には、層間絶縁膜74としてシリコン酸化膜(SiO2膜)を成膜する。
次いで、開口部74Aを導電膜で埋め込むことで、プラグ72の上面72aと接触し、かつ上面75aが層間絶縁膜74の上面74aに対して略面一とされたプラグ75を形成する。
【0079】
上記プラグ75は、メモリセル領域及び周辺回路領域に形成される。メモリセル領域に形成されたプラグ75は、プラグ72を介して、不純物拡散領域63と電気的に接続される。また、周辺回路領域に形成されたプラグ75は、周辺回路領域に形成されたMOSトランジスタ(図示せず)に設けられた不純物拡散領域(ソース/ドレイン領域)と電気的に接続される。
【0080】
次いで、層間絶縁膜74の上面74aに、メモリセル領域及び周辺回路領域に形成されたプラグ75の上面75aと接触する配線13(ビット線として機能する配線)を形成する。このとき、配線13は、ゲート電極58の延在方向と交差する方向に延在するように形成する。配線13は、メモリセル領域及び周辺回路領域に形成されたプラグ75と電気的に接続される。
なお、図12Bでは、説明の便宜上、ゲート電極58の延在方向と交差する方向に延在するように、配線13を図示することが困難なため、ゲート電極58と交差する方向に延在する配線13を模式的に図示している。
【0081】
次いで、層間絶縁膜74の上面74aに、配線13を覆う第1の層間絶縁膜77を形成する。具体的には、第1の層間絶縁膜77として、シリコン酸化膜(SiO2膜)を成膜する。このとき、シリコン酸化膜(SiO2膜)は、配線13の上面13aに形成されるシリコン酸化膜(SiO2膜)の厚さが200nmとなるように成膜する。
【0082】
次いで、層間絶縁膜74及び第1の層間絶縁膜77を貫通し、かつプラグ71の上面71aと接触するキャパシタ用プラグ78を形成する。このとき、キャパシタ用プラグ78の上面78aが第1の層間絶縁膜77の上面77aに対して略面一となるように、キャパシタ用プラグ78を形成する。上記キャパシタ用プラグ78は、プラグ71を介して、不純物拡散領域62と電気的に接続される。
【0083】
次いで、第1の層間絶縁膜77の上面77a及びキャパシタ用プラグ78の上面78aを覆う第2の層間絶縁膜81を形成する。具体的には、第2の層間絶縁膜81として、厚さ1000nmのシリコン酸化膜(SiO2膜)を成膜する。
次いで、第2の層間絶縁膜81に、キャパシタ用プラグ78の上面78aを露出するシリンダ孔81Aを複数形成する。
【0084】
次いで、シリンダ孔81Aの内面を覆う下部電極83を形成する。これにより、下部電極83は、キャパシタ用プラグ78の上面78aと接触する。
なお、第2の実施の形態では、先に説明したように、第2の層間絶縁膜81の厚さの一例として1000nm(この場合、下部電極83の深さは1000nm)を挙げたが、DRAMの場合、高性能化のため、メモリセル領域に形成されるキャパシタ86には大きな容量値が要求され、下部電極83の表面積を大きくする必要がある。そのため、下部電極83の高さは、2000nm程度まで高く形成されることもある。
【0085】
次いで、複数のシリンダ孔81Aに形成された下部電極83の表面、及び第2の層間絶縁膜81の上面81aを覆う容量絶縁膜84を形成する。次いで、容量絶縁膜84の表面を覆う上部電極85を形成する。このとき、上部電極85は、シリンダ孔81Aを埋め込まない厚さで形成する。
これにより、下部電極83、容量絶縁膜84、及び上部電極85よりなり、かつキャパシタ用プラグ78を介して、不純物拡散領域62と電気的に接続されたキャパシタ86が形成される。
【0086】
次いで、上部電極85の表面に、キャパシタ86が形成されたシリンダ孔81Aを埋め込むと共に、上面87aが平坦な面とされた第3の層間絶縁膜87を形成する。具体的には、第3の層間絶縁膜87としてシリコン酸化膜(SiO2膜)を形成する。
なお、第2の実施の形態の場合、第1乃至第3の層間絶縁膜77,81,87よりなる層間絶縁膜に、第1の実施の形態で説明したコンタクトホール21が形成される。つまり、第1乃至第3の層間絶縁膜77,81,87よりなる層間絶縁膜は、第1の実施の形態で説明した層間絶縁膜15(図11参照)に相当する膜である。
【0087】
また、第2の実施の形態では、第1乃至第3の層間絶縁膜77,81,87よりなる層間絶縁膜の厚さを、層間絶縁膜15と同じ厚さ(具体的には、1500nm)に形成している。
また、第1乃至第3の層間絶縁膜77,81,87となる絶縁膜は、純粋なシリコン酸化膜(SiO2膜)に限定されない。例えば、第1乃至第3の層間絶縁膜77,81,87を、BPSG膜や、SOD法に形成された塗布系絶縁膜等の酸化シリコンを主成分とする絶縁膜を用いてもよい。
【0088】
次いで、第1の実施の形態の図1に示す工程と同様な手法により、キャパシタ用プラグ78の上面87aを覆うエッチングストッパ膜16を形成する。エッチングストッパ膜16は、シリコン酸化膜(SiO2膜)よりなる第1乃至第3の層間絶縁膜77,81,87と比較して、ドライエッチングの速度の遅い絶縁膜である。
【0089】
エッチングストッパ膜16としては、シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン酸窒化膜(SiON膜)等を用いることが可能であるが、エッチングストッパ膜16は、層間絶縁膜15よりもエッチング速度の遅い絶縁膜であればよく、上記シリコン炭化窒化膜(SiCN膜)、シリコン窒化膜(SiN膜)、及びシリコン炭化窒化膜(SiCN膜)に限定されない。また、エッチングストッパ膜16に使用する絶縁膜としては、サイドエッチングが発生しにくい膜を用いるとよい。エッチングストッパ膜16の厚さは、例えば、30〜200nmとすることができる。
なお、第2の実施の形態では、第1の実施の形態と同様にエッチングストッパ膜16としてシリコン炭化窒化膜(SiCN膜)を形成した場合を例に挙げて、以下の説明を行う。
【0090】
次いで、図13A及び図13Bに示す工程では、第1の実施の形態で説明した図2に示す工程と同様な手法により、エッチングストッパ膜16の上面16aに、エッチングストッパ膜16の上面16aを露出する開口部18Aを有した第1のレジスト膜18を形成する。
このとき、開口部18Aは、周辺回路領域に形成された配線13の上面13aの上方に形成する。また、第1のレジスト膜18は。メモリセル領域に形成されたエッチングストッパ膜16の上面16aを覆うように形成する。開口部18Aの開口径R1は、例えば、150nmとすることができる。
【0091】
次いで、図14A及び図14Bに示す工程では、第1の実施の形態で説明した図3に示す工程と同様な手法により、開口部18Aの下方に位置するエッチングストッパ膜16を選択的にエッチングすることで、エッチングストッパ膜16を貫通し、かつ側壁16cが略垂直形状とされた第1の開口部16Aを形成する。
このとき、第1の開口部16Aは、その底面が第3の層間絶縁膜87を露出するように形成する。第1の開口部16Aは、コンタクトホール21(後述する図15A参照)の一部となる開口部である。
【0092】
次いで、図15A及び図15Bに示す工程では、エッチングストッパ膜16(シリコン炭化窒化膜)よりも第1乃至第3の層間絶縁膜77,81,87(シリコン酸化膜)がエッチングされやすい条件を用いた異方性エッチング(具体的には、ドライエッチング)により、エッチングストッパ膜16を介して、配線13の上面13aが露出するまで第1の開口部16Aの下方に位置するも第1乃至第3の層間絶縁膜77,81,87をエッチングすることで、第2の開口部15Aを形成する。
これにより、エッチングストッパ膜16を貫通する第1の開口部16Aと、第1の開口部16Aと一体形成され、かつ配線13の上面13aを露出する第2の開口部15Aと、よりなるコンタクトホール21が形成される。
【0093】
次いで、図15A及び図15Bに示す工程において、平行平板型RIE装置を用いた場合、上記ドライエッチングは、C4F6/Ar/O2=25sccm/1200sccm/25sccm(ガスの種類及び流量)、ソースパワー/バイアスパワー=2000W/3000W、圧力が30mTorrの条件を用いて行なうことができる。
【0094】
上記エッチング条件を用いてドライエッチングを行うことで、第1の実施の形態の図4で説明したように、エッチングストッパ膜16が庇状に張り出し、その下が横方向に広がる。
この結果、上記エッチング後において、コンタクトホール21の上部を構成する第1の開口部16Aの側壁16cは、略垂直形状を維持し、第2の開口部15Aには、ボーイング部22が形成される。
よって、エッチングストッパ膜16の第1の開口部16Aの開口径R3は、ボーイング部22の開口径のうち、最も大きい開口径R4よりも小さくなる(R3<R4)。
【0095】
図15Aに示す第1の開口部16Aの開口径R3が160nm、配線13上に形成された第1乃至第3の層間絶縁膜77,81,87の合計の厚さが1500nmで、かつ上記エッチング条件を用いて第1乃至第3の層間絶縁膜77,81,87をドライエッチングした場合、ボーイング部22の開口径R4は、200nmとなり、図15Aに示すコンタクトホール21の深さは、1500nmとなる。
【0096】
次いで、図16A及び図16Bに示す工程では、第1の実施の形態の図5に示す工程と同様な手法により、図15A及び図15Bに示す第1のレジスト膜18を除去し、その後、配線13の上面13aと接触し、かつ第1の開口部16Aを埋め込むように、コンタクトホール21内に導電膜23を成膜する。
具体的には、CVD法により、導電膜23として、チタン膜(Ti膜)と、窒化チタン膜(TiN膜)と、タングステン膜(W膜)と、を順次成膜する。
これにより、図16Aに示すように、ボーイング部22にボイド25が発生する。このボイド25は、エッチングストッパ膜16の下面16bよりも下方に形成される。また、図16A及び図16Bに示すように、エッチングストッパ膜16の上面16aにも導電膜23が成膜される。
【0097】
次いで、図17A及び図17Bに示す工程では、第1の実施の形態で説明した図6に示す工程と同様な手法(具体的には、CMP法)により、エッチングストッパ膜16の上面16aよりも上方に形成された導電膜23を研磨除去して、エッチングストッパ膜16の上面16aを露出させる。
このとき、導電膜23の研磨面(上面27a)が、エッチングストッパ膜16の上面16aに対して略面一となるように研磨を行なう。これにより、第1の開口部16A及び第2の開口部15Aよりなるコンタクトホール21内に、導電膜23よりなり、かつ上面27aがエッチングストッパ膜16の上面16aに対して略面一とされたコンタクトプラグ27が形成される。
【0098】
なお、先に説明したように、ボイド25は、エッチングストッパ膜16の下面16bよりも下方に形成されているため、上記研磨後に、コンタクトプラグ27の上面27aによりボイド25が露出されることはない。
【0099】
次いで、図18A及び図18Bに示す工程では、第1の実施の形態で説明した図7〜図11に示す工程と同様な処理を行なうことで、第1の配線層間絶縁膜31と、第2の配線層間絶縁膜32と、配線溝35と、下地導電層37及び銅膜38よりなる銅配線39と、キャップ絶縁膜42と、を順次形成する。これにより、第2の実施の形態の半導体装置50が製造される。
ボイド25は、エッチングストッパ膜16の下面16bよりも下方に形成されているため、銅配線39と接触することはない。つまり、ヒロックによる短絡の発生を回避することができる。
【0100】
なお、実際の半導体装置50では、キャップ絶縁膜42上に、銅配線39と電気的に接続される配線やプラグ(共に図示せず)、層間絶縁膜(図示せず)、最上層に形成された配線(図示せず)を保護する図示していない保護膜(パッシベーション膜)等を形成する。
【0101】
上記説明したように、半導体装置50として、キャパシタ86の静電容量を増大させるために、深さの深い(具体的には、1500nm)シリンダ孔81Aを有したDRAMを製造する場合、コンタクトプラグ27が形成されるコンタクトホール21のアスペクト比が高くなり、ボイド25が発生しやすくなる。
【0102】
一方、第2の実施の形態の半導体装置50の製造方法によれば、コンタクトプラグ27の上面27aによりボイド25が露出されることがなくなるため、銅配線39の上面39aに生じるヒロックによる短絡の発生を回避できる。これにより、ヒロックに起因する第2の実施の形態の半導体装置50の歩留まりの低下を抑制できる。
また、上記銅配線39の上面39aに生じるヒロックによる短絡の発生の回避を、低コストで、かつ簡便な方法で行なうことができる。
【0103】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【0104】
具体的には、本発明は、例えば、図19に示す構造とされた半導体装置90を製造する場合にも適用可能である。
図19は、本発明を適用可能な半導体装置の概略構成を示す断面図である。図19において、図11に示す第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。
図19を参照するに、半導体装置90は、第1の実施の形態で説明した半導体装置10(図11参照)に設けられた絶縁膜12及び配線13を構成要素から除き、半導体基板11の上面11aに直接層間絶縁膜15を形成し、かつコンタクトプラグ27の下端27bと半導体基板11の上面11aとを接触させたこと以外は、半導体装置10と同様な構成とされている。
【0105】
上記構成とされた半導体装置90の製造方法は、半導体基板11の上面11aに層間絶縁膜15を形成する工程と、層間絶縁膜15の上面15aに、層間絶縁膜15よりもエッチング速度の遅いエッチングストッパ膜16を形成する工程と、エッチングストッパ膜16を選択的にエッチングする異方性エッチングにより、エッチングストッパ膜16のうち、半導体基板11の上面11aと対向する部分をエッチングして、エッチングストッパ膜16を貫通する第1の開口部16Aを形成する工程と、エッチングストッパ膜16よりも層間絶縁膜15がエッチングされやすい条件を用いた異方性エッチングにより、エッチングストッパ膜16を介して、半導体基板11の上面11aが露出するまで第1の開口部16Aの下方に位置する層間絶縁膜15をエッチングすることで、第1の開口部16Aと共にコンタクトホール21を構成する第2の開口部15Aを形成する工程と、下端27bが半導体基板11の上面11aと接触し、かつ第1の開口部16Aを埋め込むように、コンタクトホール21内に導電膜を成膜することで、導電膜よりなるコンタクトプラグ27を形成する工程と、エッチングストッパ膜16の上面に、第1及び第2の配線層間絶縁膜31,32よりなる配線層間絶縁膜を形成する工程と、エッチングストッパ膜16をストッパとする異方性エッチングにより、第1及び第2の配線層間絶縁膜31,32をエッチングすることで、コンタクトプラグ27の上面27a及びエッチングストッパ膜16の上面を露出する配線溝35を形成する工程と、電解メッキ法により、配線溝35を埋め込むと共に、コンタクトプラグ27の上面27aと接触する銅配線39を形成する工程と、を含む。
【0106】
半導体装置90の製造方法は、半導体装置10に設けられた絶縁膜12及び配線13を形成することなく、層間絶縁膜15を半導体基板11上(半導体基板11の上面11a)に直接形成し、エッチングストッパ膜16のうち、半導体基板11の上面11aと対向する部分を選択的にエッチングすることで第1の開口部16Aを形成し、第2の開口部を半導体基板11の上面11aを露出するように形成し、コンタクトプラグ27は、コンタクトプラグ27の下端27bが半導体基板11の上面11aと接触するように形成するところが半導体装置10の製造方法と異なるが、それ以外の工程については半導体装置10の製造方法と同じである。
【0107】
このような方法により、半導体装置90を製造した場合、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。
【産業上の利用可能性】
【0108】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【0109】
10,50,90…半導体装置、11…半導体基板、11a,12a,13a,15a,16a,27a,32a,39a,59a,66a,71a,72a,74a,75a,77a,78a,81a…上面、12,54…絶縁膜、13…配線、14…導電膜、15…層間絶縁膜、15A…第2の開口部、15b,16c…側壁、16…エッチングストッパ膜、16A…第1の開口部、18…第1のレジスト膜、18A,33A,74A…開口部、21…コンタクトホール、22…ボーイング部、23…導電膜、25…ボイド、27…コンタクトプラグ、27b…下端、31…第1の配線層間絶縁膜、32…第2の配線層間絶縁膜、33…第2のレジスト膜、35…配線溝、35a…底面、37…下地導電層、37a…表面、38…銅膜、39…銅配線、42…キャップ絶縁膜、52…素子分離領域、55…導電膜、56…シリコン窒化膜、57…ゲート絶縁膜、58…ゲート電極、59…キャップ絶縁膜、62,63…不純物拡散領域、64…サイドウォール膜、66…ゲート用層間絶縁膜、71,72,75…プラグ、74…層間絶縁膜、77…第1の層間絶縁膜、78…キャパシタ用プラグ、81…第2の層間絶縁膜、81A…シリンダ孔、83…下部電極、84…容量絶縁膜、85…上部電極、86…キャパシタ、87…第3の層間絶縁膜、R1,R2,R3,R4…開口径
【特許請求の範囲】
【請求項1】
絶縁膜を介して、半導体基板上に形成された配線を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面に、前記層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、前記エッチングストッパ膜のうち、前記配線と対向する部分をエッチングして、前記エッチングストッパ膜を貫通する第1の開口部を形成する工程と、
前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、前記エッチングストッパ膜を介して、前記配線の上面が露出するまで前記第1の開口部の下方に位置する前記層間絶縁膜をエッチングすることで、前記第1の開口部と共にコンタクトホールを構成する第2の開口部を形成する工程と、
前記配線の上面と接触し、かつ前記第1の開口部を埋め込むように、前記コンタクトホール内に導電膜を成膜することで、該導電膜よりなるコンタクトプラグを形成する工程と、
前記エッチングストッパ膜の上面に、配線層間絶縁膜を形成する工程と、
前記エッチングストッパ膜をストッパとする異方性エッチングにより、前記配線層間絶縁膜をエッチングすることで、前記コンタクトプラグの上面及び前記エッチングストッパ膜の上面を露出する配線溝を形成する工程と、
電解メッキ法により、前記配線溝を埋め込むと共に、前記コンタクトプラグの上面と接触する銅配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記絶縁膜及び前記配線を形成することなく、前記半導体基板上に直接、前記層間絶縁膜を形成し、
前記エッチングストッパ膜のうち、前記半導体基板の上面と対向する部分を選択的にエッチングすることで前記第1の開口部を形成し、
前記第2の開口部を前記半導体基板の上面を露出するように形成し、
前記コンタクトプラグは、該コンタクトプラグの下端が前記半導体基板の上面と接触するように形成することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記層間絶縁膜として、シリコン酸化膜を形成し、
前記エッチングストッパ膜として、シリコン炭化窒化膜、シリコン窒化膜、及びシリコン酸窒化膜のうち、少なくとも1種よりなる膜を形成することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記エッチングストッパ膜を選択的にエッチングするエッチング条件の替わりに、前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いて、前記第1の開口部を形成することを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置の製造方法。
【請求項5】
前記銅配線を形成する工程は、前記配線溝の内面を覆う下地導電層を形成する工程と、
前記電解メッキ法により、前記下地導電層の表面に、前記配線溝を埋め込む銅膜を形成する工程と、を含むことを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。
【請求項6】
前記導電膜を成膜後、前記コンタクトプラグの上面が前記エッチングストッパ膜の上面に対して略面一となるように、CMP(Chemical Mechanical Polishing)法により前記導電膜を研磨することを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置の製造方法。
【請求項7】
前記銅配線の上面が前記配線層間絶縁膜の上面に対して略面一となるように、CMP法により、前記配線層間絶縁膜の上面よりも上方に形成された前記下地導電層及び前記銅膜を研磨することを特徴とする請求項5または6記載の半導体装置の製造方法。
【請求項8】
前記コンタクトホールのアスペクト比が4以上となるように、前記コンタクトホールを形成することを特徴とする請求項1ないし7うち、いずれか1項記載の半導体装置の製造方法。
【請求項1】
絶縁膜を介して、半導体基板上に形成された配線を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面に、前記層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、前記エッチングストッパ膜のうち、前記配線と対向する部分をエッチングして、前記エッチングストッパ膜を貫通する第1の開口部を形成する工程と、
前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、前記エッチングストッパ膜を介して、前記配線の上面が露出するまで前記第1の開口部の下方に位置する前記層間絶縁膜をエッチングすることで、前記第1の開口部と共にコンタクトホールを構成する第2の開口部を形成する工程と、
前記配線の上面と接触し、かつ前記第1の開口部を埋め込むように、前記コンタクトホール内に導電膜を成膜することで、該導電膜よりなるコンタクトプラグを形成する工程と、
前記エッチングストッパ膜の上面に、配線層間絶縁膜を形成する工程と、
前記エッチングストッパ膜をストッパとする異方性エッチングにより、前記配線層間絶縁膜をエッチングすることで、前記コンタクトプラグの上面及び前記エッチングストッパ膜の上面を露出する配線溝を形成する工程と、
電解メッキ法により、前記配線溝を埋め込むと共に、前記コンタクトプラグの上面と接触する銅配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記絶縁膜及び前記配線を形成することなく、前記半導体基板上に直接、前記層間絶縁膜を形成し、
前記エッチングストッパ膜のうち、前記半導体基板の上面と対向する部分を選択的にエッチングすることで前記第1の開口部を形成し、
前記第2の開口部を前記半導体基板の上面を露出するように形成し、
前記コンタクトプラグは、該コンタクトプラグの下端が前記半導体基板の上面と接触するように形成することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記層間絶縁膜として、シリコン酸化膜を形成し、
前記エッチングストッパ膜として、シリコン炭化窒化膜、シリコン窒化膜、及びシリコン酸窒化膜のうち、少なくとも1種よりなる膜を形成することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記エッチングストッパ膜を選択的にエッチングするエッチング条件の替わりに、前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いて、前記第1の開口部を形成することを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置の製造方法。
【請求項5】
前記銅配線を形成する工程は、前記配線溝の内面を覆う下地導電層を形成する工程と、
前記電解メッキ法により、前記下地導電層の表面に、前記配線溝を埋め込む銅膜を形成する工程と、を含むことを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。
【請求項6】
前記導電膜を成膜後、前記コンタクトプラグの上面が前記エッチングストッパ膜の上面に対して略面一となるように、CMP(Chemical Mechanical Polishing)法により前記導電膜を研磨することを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置の製造方法。
【請求項7】
前記銅配線の上面が前記配線層間絶縁膜の上面に対して略面一となるように、CMP法により、前記配線層間絶縁膜の上面よりも上方に形成された前記下地導電層及び前記銅膜を研磨することを特徴とする請求項5または6記載の半導体装置の製造方法。
【請求項8】
前記コンタクトホールのアスペクト比が4以上となるように、前記コンタクトホールを形成することを特徴とする請求項1ないし7うち、いずれか1項記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19】
【公開番号】特開2012−119631(P2012−119631A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2010−270746(P2010−270746)
【出願日】平成22年12月3日(2010.12.3)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成22年12月3日(2010.12.3)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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