本明細書には概して半導体デバイスにおける電気漏れ特性の改善及びエレクトロマイグレーションの抑制を行う方法が記載されている。
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【課題】半導体装置の層間絶縁膜として用いられる有機ＳＯＧ膜にコンタクトを形成する際のポイズンドビアの発生を抑制する。
【解決手段】半導体基板４２上に配置した複数の下層配線４６とその間隙４７とを覆って、有機ＳＯＧ膜を塗布し平坦化する。有機ＳＯＧ膜をイオン注入により改質し、コンタクトホール５６より深い位置まで改質ＳＯＧ膜５２に変える。特に、下層配線４６の上からずれて形成されるコンタクトホール５６ｂは、下層配線４６の上面より低い位置まで到達する。改質ＳＯＧ膜５２は、このコンタクトホール５６ｂが到達する深さより深い位置まで形成される。この改質ＳＯＧ膜５２の形成後、コンタクトホール５６が形成される。コンタクトホール５６の内部には、未改質の有機ＳＯＧ膜５０が現れず、プラグ６０を埋め込む際にポイズンドビアとなることが防止される。 （もっと読む）

【課題】半導体装置の層間絶縁膜として用いられる有機ＳＯＧ膜を、イオン注入により改質する際、クラックが発生する。
【解決手段】半導体基板４２上に配置した複数の下層配線４６とその間隙４７とを覆って、有機ＳＯＧ膜を塗布し平坦化する。有機ＳＯＧ膜を目的深さまで改質する工程は、予備改質工程と本改質工程との２段階で行う。まず、予備改質工程が行われ、目的深さより浅い中間深さまで有機ＳＯＧ膜を第１のイオン注入により改質し、上部改質ＳＯＧ膜５２ｕを形成する。予備改質工程に続いて本改質工程が行われ、第１のイオン注入より高いエネルギーで第２のイオン注入を行い、目的深さまでの有機ＳＯＧ膜を改質して、上部改質ＳＯＧ膜５２ｕの下に下部改質ＳＯＧ膜５２ｄを形成する。 （もっと読む）

【課題】 ｎ型ＦＥＴ及びｐ型ＦＥＴのドレイン電流の増加（電流駆動能力の向上）を図る。
【解決手段】 半導体基板に形成されたｎ型及びｐ型ＦＥＴを有する半導体装置の製造であって、前記ｐ型ＦＥＴのゲート電極と前記半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、前記ｎ型及びｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、前記ｎ型ＦＥＴのチャネル形成領域に引っ張り応力を発生させる第１の絶縁膜を形成する（ａ）工程と、エッチング処理を施して、前記ｐ型ＦＥＴ上の前記第１の絶縁膜を選択的に除去する（ｂ）工程と、前記ｎ型及びｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、前記ｐ型ＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する（ｃ）工程と、前記ｎ型ＦＥＴ上の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを有する。 （もっと読む）

それぞれ固有応力が異なる誘電ライナ（２３０、２４０）をパターニングした後に、窒化シリコンなどの付加的誘電材料（２６０）を形成することによって、Ｐチャネルトランジスタ（２２０Ｂ）のパフォーマンスを実質的に低下させずにＮチャネルトランジスタ（２２０Ａ）のパフォーマンスを著しく向上させることができる。
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【課題】 ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図る。
【解決手段】 半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力と、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力とが、各々で異なっている。前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。 （もっと読む）

【目的】合わせずれにより下層配線層の絶縁膜が大きくエッチングされてしまうことを抑制する半導体装置の製造方法及びその方法で製造された半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、下層配線となるＣｕ膜２６０と、Ｃｕ膜２６０の側面側に配置された有機絶縁膜２２０と、Ｃｕ膜２６０の側面側であって有機絶縁膜２２０上に配置された有機絶縁膜２２０よりも比誘電率が高いＳｉＯＣ膜２２２と、ＳｉＯＣ膜２２２側に一部がはみ出して配置された、Ｃｕ膜２６０を上層配線２６５側へと接続するプラグ２６３と、Ｃｕ膜２６２のＳｉＯＣ膜２２２側にはみ出した部分の下部に配置された、ＳｉＯＣ膜２２２よりもエッチングレートが低い膜質の改質膜２８０と、を備えたことを特徴とする。 （もっと読む）

【課題】メモリセルアレイ領域となるリソグラフィの解像限界以下の直線部と、その直線部を接続する接続部とを有するソース・ドレイン拡散層を簡易に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】シリコン窒化膜５０上に第１ハードマスク６０、Ｘ軸方向に直線状に延びる第２ハードマスク７０を複数並列して形成する。次に、第２ハードマスク７０のヒンジ領域Ｈにイオン注入しエッチングレートを変化させる。次に、第２ハードマスク７０をマスクとして第１ハードマスク６０をエッチングし、イオン注入されていない第２ハードマスク７０のみエッチング除去する。次に、第１ハードマスク６０に側壁膜８０を形成し、第２ハードマスク７０に覆われていない第１ハードマスク６０をエッチング除去する。そして、側壁膜８０及び第１ハードマスク６０をマスクとしてシリコン窒化膜５０をエッチング除去する。 （もっと読む）

【課題】膜中の空孔の孔径及び空孔率を正確に制御することができ、かつ良好なスループットで多孔質膜を形成する.
【解決手段】第１工程において、下地１１の上側表面１１ａに、ＳｉＯ₂ＧｅＯ₂膜１５を形成する。次いで、第２工程において、ＳｉＯ₂ＧｅＯ₂膜１５を水洗することによって、ＳｉＯ₂ＧｅＯ₂膜に含まれるＧｅＯ₂を溶解する。この溶解によって、ＳｉＯ₂ＧｅＯ₂膜からＧｅＯ₂が除去されるため、ＳｉＯ₂ＧｅＯ₂膜においてＧｅＯ₂に相当する部分が、空孔１９となる。そして、ＧｅＯ₂が除去されることによって残存したＳｉＯ₂は、膜中に空孔を有する多孔質ＳｉＯ₂膜１７となる。 （もっと読む）

【課題】半導体装置の製造方法に関し、ビアホールに於ける肩落ちを低減させる為、トレンチのエッチング加工途中でビアホールの側壁に保護膜を形成するのであるが、その形成工程段階を適切に選定することで、保護対象を有効に保護できるようにする。
【解決手段】低誘電率材料であるポーラスシリカからなる絶縁膜１４（無機膜）を用いてデュアルダマシン加工方法を実施する場合に於いて、トレンチ２４形成のエッチングを行なう際に発生するビアホール２３開口エッジの肩落ちを低減させる目的で成膜される側壁保護膜３１の被覆性を向上させる為、その成膜を前記エッチングの途中段階で実施する工程が含まれる。 （もっと読む）

【課題】電界効果トランジスタに応力を作用させて高性能化する半導体装置において、信頼性を向上させる。
【解決手段】半導体基板１に形成されたｎチャネル型電界効果トランジスタＱｎおよびｐチャネル型電界効果トランジスタＱｐを有する半導体装置であり、両トランジスタＱｎ，Ｑｐを覆うようにして形成された、半導体基板１に対して応力をもたらす第１絶縁膜Ｚ１と、第１絶縁膜Ｚ１に接し、かつ、第１絶縁膜Ｚ１の上からｎチャネル型電界効果トランジスタＱｎを覆うようにして形成された、半導体基板１に対して引張応力をもたらす第２絶縁膜Ｚ２とを有し、第１絶縁膜Ｚ１の厚さよりも第２絶縁膜Ｚ２の厚さの方が薄く、第１絶縁膜Ｚ１、第２絶縁膜Ｚ２またはその両方は、窒化シリコン膜である。 （もっと読む）

【課題】新規な特徴を有する半導体装置とその製造方法を提供すること。
【解決手段】シリコン基板１０の上方に第１絶縁膜２５を形成する工程と、第１絶縁膜２５の所定の深さに不純物をイオン注入することにより、第１絶縁膜２５に不純物層２２を形成する工程と、不純物層２２を形成した後、第１絶縁膜をアニールすることにより、不純物層２２をバリア絶縁膜２３に改質する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】酸化膜パターンの形成方法及びこれを用いた半導体素子のパターニング方法を提供する。
【解決手段】半導体基板上に酸化膜を形成する工程と、所定領域の酸化膜上に１．０×１０^１６個／ｃｍ^２以上のボロンイオンを注入する工程と、前記酸化膜における前記ボロンイオンの注入されなかった領域を湿式エッチングする工程と、を含む酸化膜パターンの形成方法とした。 （もっと読む）

【課題】ディッシングの発生を防止しながら簡単な工程で平坦化を行う。
【解決手段】 上面にストッパ膜１２を形成した絶縁層１１を覆うようにポリシリコン層１３が形成され、ポリシリコン層１３の表面にポリシリコン層１３よりも硬度の高い保護膜１４を形成する。凸部１５の保護膜１４の部分に対してイオン注入が行われ、その部分の硬度が低くされる。ストッパ膜１２が露呈されるまでシリコン研磨用スラリーだけを用いて化学的機械研磨し、ポリシリコン層１３の表面を平坦化する。凸部１５の研磨速度を速くしつつ、凹部１６のポリシリコン層１３を保護膜１４で保護してディッシングの発生を防止する。 （もっと読む）

【課題】本発明は、被加工膜の加工形状の悪化やパターンの荒れを低減し、設計デザインに対し忠実で、且つデュアルダマシン工程等にも適用可能な半導体装置の製造方法を提供することを目的とする。
【解決手段】被加工膜２上に、膜の塗布、加熱硬化を行うことで、少なくとも１以上の膜よりなる加工用マスク層（下層有機膜３及び中間層５）を形成し、加工用マスク層のうち少なくとも１つの膜に対しハードニング処理を行う加工用マスク層形成工程と、加工用マスク層上に露光用レジスト膜を塗布し、露光現像することでレジストパターン６を形成し、当該レジストパターン６をマスクに加工用マスク層をエッチングする加工用マスク層エッチング工程と、加工用マスク層エッチング工程で形成された、加工用マスク層のパターンをマスクに被加工膜２をエッチングする被加工膜エッチング工程とを備える。 （もっと読む）

【課題】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法を提供すること。
【解決手段】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法が提供される。本発明の相互接続構造体は、従来のＰＶＤプロセス、従来のイオン化プラズマ堆積、ＣＶＤ、又はＡＬＤによってバリア材料が形成される従来技術の相互接続構造体と比べると、半導体業界のための改善された技術拡張性を有する。本発明によると、構造底部のバリア材料厚（ｈ_ｔ）より厚い、構造側壁のバリア材料厚（ｗ_ｔ）を有する相互接続構造体が提供される。すなわち、本発明の相互接続構造体において、ｗ_ｔ／ｈ_ｔ比は、１００％に等しいか又はそれより大きい。 （もっと読む）

【課題】集積回路に向けたシングル及びデュアルダマシン相互接続に関する技術を提供する。
【解決手段】ダマシン相互接続を製作する方法。本方法は、基板上に多孔性誘電体層を形成する段階、及び誘電体層内に少孔性誘電体副層を定めるために多孔性誘電体層の上部部分の中にポロゲン材料を与える段階によって開始される。キャップ層が少孔性誘電体副層上に形成され、第１の相互接続開口部を定めるためにキャップ層の上にレジストパターンが形成される。キャップ層及び誘電体層は、レジストパターンを通じてエッチングされ、第１の相互接続開口部を形成する。レジストパターンが除去され、第１の相互接続開口部を導電材料で充填することによって相互接続が形成される。余分な導電材料を除去するために、相互接続が平坦化される。 （もっと読む）

【課題】 制御電極と電荷蓄積層との間に優れた絶縁膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１１上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層１３と、電荷蓄積層上に形成された第２の絶縁膜２０と、第２の絶縁膜上に形成された制御電極とを備えた半導体装置の製造方法であって、第２の絶縁膜を形成する工程は、酸素及び金属元素を含有した下層絶縁膜２０１を形成する工程と、下層絶縁膜に対して酸化性ガスを含む雰囲気下で熱処理を施す工程と、熱処理が施された下層絶縁膜上に水素及び塩素の少なくとも一方を含んだ成膜ガスを用いて上層絶縁膜２０２を形成する工程とを備える。 （もっと読む）

本発明はｎ層の所定材料の元素状活性層（ｎは２以上の整数）を含む多層構造物を支持体上に製造する方法（１００）に関する。この方法は、第１の元素状材料活性層の成膜工程（２００）と、ｎ番目の元素状材料活性層の成膜工程（３００）とを含む方法であって、特性が制御された多層構造物を得るために、成膜されたｎ層の材料元素状活性層上に、ｎ層の元素状活性層のそれぞれの個々の特性を変性させるのに適したイオン種をレジストを介して注入する単一の工程（６００）を含むことを特徴とする。
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【課題】配線形成時において、エッチングストッパー膜にピンホールが発生することを防止して下層配線層Ｃｕの溶解を抑制できる多層配線形成技術を提供する。
【解決手段】基板上に第１絶縁膜２を形成する工程と、第１絶縁膜中に表面が露出するように下層配線層１を形成する工程と、下層配線層上を含む第１絶縁膜上に、少なくとも後の工程によりコンタクトホールが形成される領域に当該領域の周辺部に比べて膜厚が大きい厚膜部１０ａを有する第２絶縁膜１０を形成する工程と、第２絶縁膜上に少なくとも１層からなる第３絶縁膜４を形成する工程と、第３絶縁膜中および第２絶縁膜中に底面が下層配線層に達するようにコンタクトホール８を形成する工程とを備える。 （もっと読む）