【課題】接続不良を低減した半導体装置を提供する。
【解決手段】半導体装置１００は、ワイヤ４０にて外部電極と電気的に接続可能に構成されている。半導体装置１００は、基板１０と、その基板１０上に形成され基板１０とワイヤ４０により電気的に接続される半導体チップ２０とを備える。半導体チップ２０は、ワイヤ４０と電気的に接続された配線層２３と、配線層２３上に形成された保護層２４を有する。配線層２３は、保護層２４が上層に形成される一方、下層において他の層と電気的に接続される配線部２３１Ａと、保護層２４が上層に形成されず露出した表面においてワイヤ４０の一端が接続されるボンディング部２３１Ｂと、配線部２３１Ａとボンディング部２３１Ｂとを結ぶ接続部２３１Ｃとを備える。接続部２３１Ｃは、配線層２３を彫り込んで形成されたエッチング部６０を備える。 （もっと読む）

【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 （もっと読む）

【課題】 シリコン基板１の上面に集積回路２、該集積回路２に接続された静電気保護回路４および該静電気保護回路４に接続された接続パッド３が設けられ、それらの上に絶縁膜が設けられ、その上に配線１０が接続パッド３に接続されて設けられ、配線１０の接続パッド部１０ｂ上に柱状電極１３が設けられた半導体装置において、配線１０に外部からの静電気に起因する過電流が流れても、集積回路２にダメージを与えることがないようにする。
【解決手段】 複数の接続パッド３はマトリクス状に配置されている。配線１０は集積回路２と重ならない位置に配置されている。これにより、配線１０に外部からの静電気に起因する過電流が流れても、集積回路２にダメージを与えることがないようにすることができる。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【解決手段】静電気放電（ＥＳＤ）保護デバイスが、積層型半導体ダイのアクティブレイヤ間の縦型の空間に形成され、これにより、そうでなければ通信目的のためにしか使用されないであろう空間を利用する。シリコン貫通ビア（ＴＳＶ：through silicon via）の縦型の表面領域は、ＥＳＤイベントに起因する大電圧を緩和するために使用される。一実施形態では、ＥＳＤダイオードは、積層型デバイスの半導体ダイのアクティブレイヤ間の縦型ＴＳＶ内に形成される。このＥＳＤダイオードは、積層の半導体ダイの両方の上の回路によって共有され、これによって空間を節約し、そしてＥＳＤ保護回路によって必要とされるダイ面積を低減し得る。 （もっと読む）

【課題】 高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減する。
【解決手段】 電圧調整回路３０Ａ_１が第１帯状領域及び第２帯状領域を備え、比較的低電圧を扱う各アナログ系回路及び基準電圧線を第１帯状領域及びその隣に配置し、比較的高電圧を扱う各内部電圧発生回路を第２帯状領域に配置し、各アナログ系回路及び基準電圧線の上方に位置するように第２絶縁層Ｉ２上にシールド層Ｌ１＿Shield，Ｌ２＿Shieldを配置した構成により、高電圧系配線による微小電流配線へのカップリングを回避できる。また、複数本の第１帯状領域が互いに同一の第１の幅を有し、複数本の第２帯状領域が互いに同一の第２の幅を有する構成により、同一の帯状領域内で各回路を密に配置でき、デッドスペースを解消できる。 （もっと読む）

【課題】デカップリングセルの配置場所を膨大な処理時間をかけて算出する必要が無く、電圧降下やノイズを効果的に防止できる位置にデカップリングセルを配置できる。
【解決手段】半導体集積回路１００は、第１電位及び第２電位のセル用の電源配線１０１，１０２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線１０３及び第２電源配線１０４と、スタンダードセル１０５と、デカップリングセル１０６とから構成される。第１電源配線１０３には第１電位、すなわち電源電位が供給され、第２電源配線１０４には第２電位、すなわちグランド電位が供給される。デカップリングセル１０６は、第２電源配線１０４の下に配置され、第１電位と第２電位が供給されている。スタンダードセル１０５の配置領域は、デカップリングセル１０６の配置部分以外の領域である。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】配線の混雑を減少し、配線効率を向上させることができる電源配線構造を有する半導体集積回路を提供する。
【解決手段】主電源配線層と中間電源配線層との間には、第１の主電源配線と重なる位置に、第１の主電源配線と第１の中間電源配線とを接続する第１の中間接続ビアが設けられ、第２の主電源配線と重なる位置に、第２の主電源配線と第２の中間電源配線とを接続する第２の中間接続ビアが設けられる。中間電源配線層と副電源配線層との間には、第１の中間電源配線と第１の副電源配線とを接続する第１の副接続ビアと、第２の中間電源配線と第２の副電源配線とを接続する第２の副接続ビアとが、それぞれ複数、第１の方向に並ぶ副接続ビア列が、第２の方向に複数配置される。中間電源配線層の第２の中間電源配線には、第２の中間接続ビアと第２の副接続ビアとを接続する接続配線が含まれる。 （もっと読む）

【課題】ＳＯＩデバイスを含み、且つ貫通電極を有するＷ−ＣＳＰ構造の半導体装置において、パッケージサイズの拡大や製造プロセスの変更を伴うことなくＳＯＩ基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板層と表面に半導体素子が形成された半導体層との間に絶縁層を有するＳＯＩ基板と、半導体基板層の表面に絶縁膜を介して設けられて半導体素子に電気的に接続された少なくとも１つの外部端子と、を含む半導体装置であり、絶縁膜を貫通し、半導体基板層に電気的に接続された導電膜からなるコンタクト部と、半導体基板層の表面上に絶縁膜を介して設けられてコンタクト部に接続された電位固定用電極と、を含む。 （もっと読む）

【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 （もっと読む）

【課題】本発明は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波，高速特性に優れた大きなデカップリング容量を形成できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、同一方向にピッチ配列された複数の配線Ｍ１ａ〜Ｍ１ｈ，Ｍ２ａ〜Ｍ２ｆ，Ｍ３ａ〜Ｍ３ｈの、そのピッチ配列の方向が互いに交差するように配線層Ｍ１，Ｍ２，Ｍ３を積層させる。そして、各配線層Ｍ１，Ｍ２，Ｍ３の、隣り合う配線におのおの異なる電位ＶＤＤ，ＶＳＳが供給されるように、配線層Ｍ１，Ｍ２，Ｍ３の相互を接続してなる構成となっている。 （もっと読む）

【目的】従来のフローティングガードリング構造に比べてリーク電流を低減できる新しいフローティングガードリング構造を有する半導体装置を提供する。
【解決手段】分離Ｎｗｅｌｌ４、Ｐｗｅｌｌ５、ｐ⁺領域６、７および配線ａ〜ｅで構成されるフローティングガードリング構造を制御回路などを形成した回路Ｎｗｅｌｌ３ａの回りに配置することで、出力段素子を形成した出力段Ｎｗｅｌｌ２からのリーク電流の流入を抑制することができる。 （もっと読む）

【課題】 超伝導配線表面における欠陥準位を多数含む表面酸化膜の形成を抑制することで、高周波損失が少なく、電荷雑音および磁気雑音の少ない超伝導配線を提供する。
【解決手段】 超伝導配線層を表面が酸化されない金属からなる常伝導金属層で被覆する。超伝導層と常伝導金属層の界面には酸化膜等電子の伝導を妨げるものがない清浄界面とし、常伝導金属層は超伝導近接効果により超伝導体中のクーパー対が常伝導金属中へ滲みだす特徴的な長さスケールであるコヒーレント長よりも十分薄くする。 （もっと読む）

【課題】 集積回路の周囲の回路及び配線の構造を簡素化可能で、チップ本体の小型化が可能なチップを提供する。
【解決手段】 半導体チップ１は平面形状が略四角形の板状のチップ本体３と、チップ本体３の表面に設けられた複数の集積回路５ａ、５ｂと、チップ本体３の裏面に設けられた他の回路としての配線１３ａ〜１３ｆと、集積回路５ａ、５ｂと配線１３ａ〜１３ｆを接続する接続手段としてのコンタクト１１ａ、１１ｂを有している。
コンタクト１１ａ、１１ｂはチップ本体３を貫通して設けられた導電性物質である。
このように、集積回路５ａ、５ｂを互いに接続するための配線を、チップ本体３の裏面２ｂに設けることにより、配線を表面２ａに設けた場合と比べて、集積回路の周囲の他の回路（配線）の構造を簡素化することができる。
即ち、半導体チップ１を従来よりも小型化することができる。 （もっと読む）

【課題】細幅配線間のＴＤＤＢ寿命の低下、および細幅配線間のショートによる歩留まり低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０は、ダマシン配線からなる配線層を有し、０．５μｍ以上の幅を有する第１の配線１２と、前記第１の配線１２に隣接し前記第１の配線１２から０．５μｍ未満の間隔で配置された第２の配線１４と、前記第２の配線１４に隣接し前記第１の配線１２から０．５μｍ以下の間隔で配置された第３の配線１６と、を備え、前記第２および第３の配線は同電位を有するよう構成されている。 （もっと読む）

【課題】
デジタル回路によるデジタル雑音結合を低減できる、改良されたＩＣ（集積回路）チップのシールリング構造を提供する。
【解決手段】ＩＣ用のシールリング構造は、ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、第二部分の下に位置し、Ｐ型基板の中に設けられるＰ＋領域と、Ｐ＋領域を囲み、第二部分の導電壁の下で横方向に延びるＳＴＩ（シャロートレンチアイソレーション）構造とを含む。 （もっと読む）

【課題】ウェハー上面側から基板までの電流経路を低抵抗にできる半導体装置およびその製造方法を提供する。
【解決手段】第一導電型高濃度半導体基板１０１と、第一導電型高濃度半導体基板１０１上に設けられた低濃度不純物エピタキシャル層１０３と、１０５とを含み、第一導電型高濃度半導体基板１０１に接続するトレンチ１１０が低濃度不純物エピタキシャル層１０３、１０５に設けられている半導体装置であって、トレンチ１１０の内壁に沿って少なくとも低濃度不純物エピタキシャル層１０３、１０５中に形成されるとともに、第一導電型高濃度半導体基板１０１に接続する、第一導電型高濃度半導体基板１０１と同一導電型の第一導電型高濃度不純物領域１１２と、第一導電型高濃度不純物領域１１２上に形成されたコンタクト１１１とを含む、半導体装置を提供する。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する手段を提供する。
【解決手段】低電位基準回路部ＬＶと対応するように第１リードフレーム３ａを配置すると共に、高電位基準回路部ＨＶと対応するように第２リードフレーム３ｂを配置することにより、絶縁基板２のうち低電位基準回路部ＬＶの下方に位置する部分に関しては、低電位基準回路部ＬＶと第１リードフレーム３ａとにより同電位に挟まれた状態となるようにし、絶縁基板２のうち高電位基準回路部ＨＶの下方に位置する部分は、高電位基準回路部ＨＶと第２リードフレーム３ｂとにより同電位に挟まれた状態となるようにする。 （もっと読む）

【課題】高電位電源配線と低電位電源配線との間の電位差の平面分布を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】高電位電源に接続されるパッド１１と、上位の配線層に配置され、パッド１１と接続され、幅の広いＬ字形を組み合わせた十字形を有する幹配線１３と、幹配線１３と同じ配線層に配置され、幹配線１３より狭い幅を有し、幹配線１３と接続され、幹配線１３を２辺として形成する矩形に含まれる領域にそれぞれ分布する枝配線１５と、低電位電源に接続されるパッド２１と、下位の配線層に配置され、パッド２１と接続され、幅の広いＬ字形を有し、投影面上で幹配線１３に対向する位置に配置された幹配線２３と、幹配線２３と同じ配線層に配置され、幹配線２３より狭い幅を有し、幹配線２３と接続され、幹配線２３を２辺として形成する矩形に含まれる内側の領域にそれぞれ分布する枝配線２５とを備える。 （もっと読む）