【課題】基板上に形成される、ワード線長およびビット線長が異なるＳＲＡＭの動作速度を、簡単な構成により最適化する半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板上の第１の領域に形成された第１のＳＲＡＭ２０Ａと、基板上の第２の領域に形成された第２のＳＲＡＭ２０Ｂと、を備え、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬの方がビット線ＢＬよりも長く、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬの方がワード線ＷＬよりも長く、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬが、ビット線ＢＬを構成する配線層よりも下の配線層に形成され、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬが、ワード線ＷＬを構成する配線層よりも下の配線層に形成される。 （もっと読む）

【課題】所定の配線層に形成されたＣＭＰ用のダミーパターンを有効に活用して、電源強化等の機能を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上部の配線層Ｍ２に形成されたダミーパターン２４と、配線層Ｍ２と積層方向で対向する配線層Ｍ３に形成され所定の固定電位（電源電圧／グランド）が供給される固定電位用配線３０、３１、３２と、ダミーパターン２４と固定電位用配線３０、３１、３２とを電気的に接続するビア４０とを備えて構成される。 （もっと読む）

【課題】 バンプの形状を改良することで回路レイアウトの自由度を拡大できる集積回路装置、多出力駆動ＩＣ及び電子機器を提供すること。
【解決手段】 第１の方向Ｘに沿って第１の距離Ａ１を隔てて配列された複数のバンプ１，２と、複数のバンプ１，２にそれぞれ接続される複数の配線層５と有する集積回路装置である。この集積回路装置では、複数のバンプ１，２の各々は、第１の方向Ｘと該第１の方向と直交する第２の方向Ｙの各隣接間で第１の距離Ａ１よりも短い第２の距離Ａ２を隔てて分割された複数のサブバンプ３を含み、複数のサブバンプ３は、下層の配線層５により共通接続されている。 （もっと読む）

【課題】複数の電源電圧を使用する半導体装置において、安定的な電源電圧の供給、および設計の自由度を確保しつつ、回路面積の増大を抑制する。
【解決手段】第３固定電位線が平行に複数配線されている。第３固定電位線と直交する方向に、第１固定電位線および第２固定電位線を含む高電位側固定電位線群が、所定間隔で複数配線されている。隣接する一対の第３固定電位線と、隣接する一対の高電位側固定電位線群とで囲まれ、第１素子または第２素子が配置される配置領域において、一対の第３固定電位線間に、第１固定電位線または第２固定電位線のいずれかが配線されている。第２素子用の配置領域では、その配置領域を形成する一対の第３固定電位線間に、その配置領域を形成する一対の高電位側固定電位線群にそれぞれ含まれる、一対の第２固定電位線間が結ばれて第２固定電位線が配線されている。 （もっと読む）

【課題】 微細化、集積度向上に影響を与えない方法で、クロストークを減少または除去する回路を提供する。
【解決手段】 クロストーク防止回路は、ほぼ平行して形成されている少なくとも２本の信号線、たとえば、マスタスロック用線とスレーブクロック用線ｌ１，ｌ２の間に、これら２本の信号線の少なくとも一方に印加される信号が存在しないとき、たとえば、テスト用信号が印加され、前記２本の信号線に信号が印加されるとき接地状態になる第３の信号線ｌ３を生成する。好ましくは、第３の信号線にドライバ回路を接続し、該ドライバ回路の出力トランジスタのＮチャネルトランジスタとＰチャネルトランジスタの電流駆動能力の比率をほぼ２：１にする。 （もっと読む）

【課題】層間絶縁膜の剥離を検出する半導体装置を提供する。
【解決手段】半導体チップ２の外周に沿って層間絶縁膜の剥離を検出するための信号を伝送する検査配線３が形成されている。検査配線３に検出信号を供給するための検出回路４と、検査配線３を流れた検出信号を出力するための出力端子５と、半導体チップ２に設けられた内部回路６と、内部回路６からの出力信号と、検査配線３を流れた検出信号とのいずれか一方を選択して出力端子５に供給する出力切替回路７を備える。検査配線３は適当な間隔毎に切断され、層間配線１０を通して最上層配線８に載せ替えて接続されている。以上の構成により、測定端子数を増やすことなく層間絶縁膜の剥離を容易に検出することが可能となり、さらに層間絶縁膜の接着を補強することができる。 （もっと読む）

【課題】信号配線を高密度に配置しつつ、ノイズの影響を確実に抑えるシールド構造を小さい面積で実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、拡散層１２が形成される半導体基板１１の上部に少なくとも２層の配線層Ｍ２、Ｍ３が積層され、所定電位を保持する信号を伝送するために２層の配線層Ｍ２、Ｍ３に形成された信号配線２０、３０と、信号配線２０，３０を遮蔽するために一定の電位に固定され２層の配線層Ｍ２、Ｍ３に信号配線２０、３０と隣接して形成されたシールド配線２１、３１と、半導体基板１１の上部に絶縁膜を挟んで形成されるゲート電極１３とを備え、下層の配線層Ｍ２に形成された信号配線２０が、積層方向に対向するゲート電極１３と電気的に接続されている。 （もっと読む）

【課題】信頼性の高い不揮発性半導体メモリを提供できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、複数のメモリセルが配置されるメモリセルアレイ領域１００と、メモリセルアレイ領域１００の周囲を取り囲む周辺回路領域と、周辺回路領域とメモリセルアレイ領域１００との境界部分であるセルアレイ隣接領域１０５と、メモリセルアレイ領域１００内に層間絶縁膜を介して設けられる複数の第１導電線ＳＬと、セルアレイ隣接領域１０５内に層間絶縁膜を介して設けられる複数の第２導電線Ｍ２とを具備し、複数の第２導電線Ｍ２はその配線内にスリット５０が形成されていることを備える。 （もっと読む）

パターン化された接地平面を有するインダクタが、説明される。一設計においては、インダクタは、第１の層上に形成された導体と、その導体の下の第２の層上に形成されたパターン化された接地平面と、を含む。パターン化された接地平面は、オープンな中心エリアと、導体の形状に整合した形状と、を有する。パターン化された接地平面は、複数のシールド、例えば、八角形の形状の導体の８つの辺についての８つのシールド、を含んでいる。各シールドは、導体に垂直に形成された複数のスロットを有する。パターン化された接地平面を別個のシールドへと分割することと、各シールド上にスロットを形成することとは、パターン化された接地平面上の渦電流の流れを防止するのに役立ち、これは、インダクタのＱを改善することができる。複数の相互接続は、複数のシールドを回路接地へと結合し、この回路接地は、導体の中心に位置することができる。
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【課題】配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を提供すること
【解決手段】本発明にかかる配線構造は、クロック配線１１と、クロック配線１１と同層において、クロック配線１１に沿ってその両側に設けられた一対の第１シールド配線１２と、クロック配線１１と絶縁層を介した異なる層において、クロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように設けられた第２シールド配線１３と、一対の電極（上部電極１７、下部電極１８）が絶縁層を介して対向配置されたＭＩＭ容量３０と、を備え、ＭＩＭ容量３０の一対の電極のうち少なくとも一方が、第２シールド配線１３と同層に設けられているものである。 （もっと読む）

【課題】従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供する。
【解決手段】半導体装置１は、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを有するＪＦＥＴ１０を複数個備えている。複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。ソース電極２５は、ソース電極２５を外部と接続するソース電極パッド２５Ａを含んでいる。ドレイン電極２７は、ドレイン電極２７を外部と接続するドレイン電極パッド２７Ａを含んでいる。そして、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁体からなる絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように形成されている。 （もっと読む）

【課題】半導体基板の裏面側から効率よく放熱する半導体チップを実現できるようにする。
【解決手段】半導体チップ１０は、基板１１と、基板１１の素子形成面側に形成され、複数の半導体素子を含む集積回路１２と、基板１１における複数の半導体素子のうちの所定の半導体素子３０と対応する領域に形成さた放熱プラグ３１とを備えている。放熱プラグ３１は、素子形成面と反対側の面に開口する非貫通孔に埋め込まれた基板１１と比べて熱伝導率が大きい材料からなる。 （もっと読む）

第１導電層（１０４）とシリケートガラス層（１０６）の縁部を互いに隣接させて、半導体基板（４１）まで延在するビア（１６４）に沿って延在させる。導電体（１１４／１１６）は、ビア（１６４）を通り延在して、半導体基板（４１）と接触する。 （もっと読む）

【課題】ワイヤボンディングで実装されるチップとバンプ電極で実装されるチップとで、製造工程を共通化できる技術を提供する。
【解決手段】バンプ電極によりチップ１が外部との電気的接続を行う場合においても、ボンディングワイヤによりチップ１が外部との電気的接続を行う場合においても、１本の最上層の配線７にバンプ接続部１５およびボンディングパッド１６の両方を設ける。バンプ電極を用いる場合にはバンプ接続部１５上の絶縁膜に開口部を設け、ボンディングパッド１６上は絶縁膜で覆う。一方、ボンディングワイヤを用いる場合にはボンディングパッド１６上の絶縁膜に開口部を設け、バンプ接続部１５上は絶縁膜で覆う。 （もっと読む）

【課題】静電保護素子のクランプ能力を十分に発揮し、内部回路を静電気によるサージから保護することができる半導体装置を提供することを目的とする。
【解決手段】半導体基板上に、内部回路と、前記内部回路と接続配線及び接地配線により接続される接続パッド及び接地パッドと、前記接続パッドと前記接地パッドとの間に接続される静電保護素子とが設けられ、前記半導体基板と前記接地配線とが、前記接地配線に所定の密度で形成されたコンタクトにより電気的に接続されている半導体装置であって、前記所定の密度は、前記接続パッドから前記静電保護素子を経由して前記接地パッドに至る部分のインピーダンスが、前記接続パッドから前記内部回路を経由して前記接地パッドに至る部分のインピーダンスよりも低くなるように設定されていることを特徴とする。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１２）と、未配置領域に、少なくとも一部が第１、第２のポリシリコン配線パターンによりそれぞれ形成された第１、第２の電源補強線を含む第１、第２の電源補強セルを配置するステップ（ステップＳ１４）と、を含む。ステップＳ１４において、第１、第２のポリシリコン配線パターンを第２、第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１、第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの第１、第２の電源補強セルの少なくとも一方を第２の方向に沿って並べて配置する。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１４）と、未配置領域に、少なくとも一部が第１及び第２のポリシリコン配線パターンによりそれぞれ形成された第１及び第２の電源補強線と、を含む電源補強セルを配置するステップ（ステップＳ１６）と、を含む。ステップＳ１６において、第１及び第２のポリシリコン配線パターンを第２の電源供給線及び第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１の電源補強線及び第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの電源補強セルを第２の方向に沿って並べて配置する。 （もっと読む）

【課題】周辺部に外部接続用パッドが３列以上千鳥状配置された半導体チップにおいて、チップ面積を抑えつつ、電源またはグランドを安定供給する。
【解決手段】最外列に配置された外部接続用パッド１１が、内部コア回路の電源用またはグランド用パッドとして用いられている。この外部接続用パッド１１には、外側から２列目に配置された外部接続用パッド１２がパッド用メタルと同層のメタル１５で接続されている。内部コア回路への電源供給配線の抵抗は、パッド１１からの抵抗Ｒ２とパッド１２からの抵抗（Ｒ３’＋Ｒ３”）との並列抵抗となり、その値は抵抗Ｒ２に比べて格段に小さくなる。これにより、内部コア回路の電源のＩＲドロップに起因する回路の誤動作を防止することができる。しかも、必要となるＩ／Ｏセル９ａ，９ｂは２個のみである。 （もっと読む）

【課題】本発明は受動素子を備えた半導体装置及びその製造方法に関し、装置の小型化を図りつつ、かつ誘電損失の発生を抑制することを課題とする。
【解決手段】半導体チップ１１と、半導体チップ１１を貫通して形成された１５，１６とを有した半導体装置であって、半導体チップ１１の第１面３５Ａ（主面）に対する反対側の第２面３５Ｂに、貫通電極１５と接続したグランド層２８と、貫通電極１６に接続したパッチアンテナ３３とをSiO₂又はSiNよりなる無機絶縁層３０を介して積層した構成とする。 （もっと読む）

【課題】配線に係る抵抗を低減することができるため、半導体セルの面積を縮小することができる。
【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１表面に形成されたコンタクト領域４と、半導体基板１上に形成された層間絶縁膜２１とを備える。層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられる。そして、開口溝内に埋設され、コンタクト領域４と電気接続された導電層８をさらに備える。 （もっと読む）