【課題】ウェハ貫通ビア構造を有するＥＳＤネットワーク回路及びその製造方法を提供する。
【解決手段】本発明は一般に回路構造及び回路の製造方法に関し、より具体的には、ウェハ貫通ビアを有する静電放電（ＥＳＤ）回路及びその製造方法に関する。ＥＳＤ構造体は、ＥＳＤ能動デバイスと、ＥＳＤ能動デバイスから基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアとを備える。装置は、入力部と、少なくとも１つの電力レールと、入力部と少なくとも１つの電力レールとの間に電気的に接続されたＥＳＤ回路とを含み、ここでＥＳＤ回路は少なくとも１つのウェハ貫通ビアを備えて基板への低直列抵抗経路をもたらす。方法は、ＥＳＤデバイスを基板上に形成することと、基板の裏面に接地面を形成することと、ＥＳＤ能動デバイスの負電源及び接地面に電気的に接続されて基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアを形成することとを含む。 （もっと読む）

【課題】ヒューズ素子のレイアウト面積を増大させることなく確実にヒューズを溶断するとともに、ヒューズ銅原子の拡散を防止する防護壁の配線層数を低減する。
【解決手段】ヒューズ（ＦＵ）を複数のメタル配線層のうちの上層のメタル配線層（Ｍ４）の配線を用いて形成する。ヒューズの直上および直下部においては、少なくとも２層の配線層をおいて配線が配置される。上層においては、電源電圧（ＶＤＤ）を伝達する電源線（１０２）をヒューズ直上の防護壁構造の蓋部分として利用する。 （もっと読む）

【課題】Ｓｉ系半導体を基板とするＭＭＩＣ等の半導体チップであって、低損失な伝送線路をもち、実装用の回路基板への接続が容易で、かつ、安定なＧＮＤ電位を確保できる半導体チップを提供する。
【解決手段】フリップチップ実装される半導体チップ１０であって、Ｓｉ基板１１と、Ｓｉ基板１１の主面に形成された集積回路１２と、集積回路１２の上方に形成された誘電体膜１６と、誘電体膜１６の上面に形成された接地用の導体膜１７とを備え、集積回路１２は、当該集積回路１２における信号を伝送するための信号線１５から構成される配線層１３ａを含み、信号線１５と誘電体膜１６と導体膜１７とは、マイクロストリップ線路を構成している。 （もっと読む）

【課題】オンチップアンテナからの出力信号が集積回路にノイズとして侵入することを防止するとともに、出力信号の効率を上げることの出来る半導体装置を提供する。
【解決手段】能動素子１０が形成された素子形成領域Ｒｐと、アンテナ形成領域Ｒａに形成されたオンチップアンテナＡＴと設けた半導体装置において、アンテナ形成領域Ｒａを囲むように設けたシールド層形成領域Ｒｓ１に積層された導電層で形成され、不純物拡散層ＩＤ５、ＩＤ６の直上の層からオンチップアンテナＡＴと同一の層に至るまで順次に形成されてパッドＰを介してＧＮＤ接続されるシールド層ＳＬ１を設ける。 （もっと読む）

【課題】集積回路の信号用の端子との干渉を避けつつ、半導体装置のシールリングを介したノイズの影響を低減する。
【解決手段】半導体装置は、基板上に形成された集積回路と、その集積回路を取り囲むシールリングとを有する。シールリングの第一部分は基板の裏面に到達し、その裏面側において電位が一定の端子に接続されている。裏面側から一定電位の端子に接続することにより、表面側の信号用端子と干渉することなくシールリングによるノイズ伝搬を防ぐことができる。 （もっと読む）

【課題】酸化物半導体を用いた薄膜トランジスタにおいて、電界効果移動度を向上させることを課題の一とする。また、薄膜トランジスタの電界効果移動度を向上させても、オフ電流の増大を抑制することを課題の一とする。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とゲート絶縁層の間に、該酸化物半導体層より導電率が高い酸化物クラスターを形成することによって、該薄膜トランジスタの電界効果移動度を向上させ、且つオフ電流の増大を抑制することができる。 （もっと読む）

【課題】低電圧化による誤動作を抑制した半導体装置を提供する。
【解決手段】複数のメモリセルと、センスアンプと、外部と電気的に接続するための複数のパッドを含む、１または複数のパッド列とを有し、パッド列は、パッド列の端部およびパッド列の内部に配置された、センスアンプに接地電位を供給するための複数のセンスアンプ接地用パッドと、少なくとも信号を入力するための信号用パッドとを含み、センスアンプ接地用パッドと信号用パッドの間に、信号用パッドを除く、他の種類のパッドが少なくとも１つ配置されている構成である。 （もっと読む）

【課題】伝送線路の損失を低減することが可能な半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路は、表面から裏面までを貫通するビアホール１０７が設けられたサファイア基板１０１と、サファイア基板１０１の表面に形成されたＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２内の導電層をチャネルとするＨＦＥＴ１０６と、サファイア基板１０１の裏面に形成され、ビアホール１０７を介してＨＦＥＴ１０６と電気的に接続された入力側信号線１０９及び出力側信号線１１０と接地電極１０８とから構成されるコプレーナ型伝送線路とを備える。 （もっと読む）

【課題】平坦性の向上により、ＴＦＴの移動度を向上させ、ＴＦＴのオフ電流を低減する
。
【解決手段】基板上に非晶質構造の半導体膜を形成する工程と、前記半導体膜上に結晶化
を促進する金属元素を添加する工程と、加熱処理を行って、前記半導体膜を結晶構造の半
導体膜とする工程と、前記結晶構造の半導体膜に第１のレーザー光を照射する工程と、前
記結晶構造の半導体膜に第２のレーザー光を照射する工程とを有する。レーザー光を照射
する工程を２回設けることにより、結晶構造の半導体膜の平坦化を向上させることができ
る。その結果、ＴＦＴの移動度を向上させ、ＴＦＴのオフ電流を低減させることができる
。 （もっと読む）

【課題】手間を要さずに回路部のテストを行うことができ、スクライブ領域の有効活用を図ることができ、半導体チップを安定的に製造することができ、非接触で外部との通信を行うことができる半導体装置を提供する。
【解決手段】半導体装置１は、半導体チップ形成領域１４Ｂと、半導体チップ形成領域１４Ｂ間に位置するスクライブ領域１４Ａとが形成された半導体ウェハ１１と、半導体ウェハ１１上に設けられた複数の半導体チップの回路部１２と、各半導体チップ形成領域１４Ｂ内に設けられ、各回路部１２に電気的に接続される複数の第一の導電層１３と、第一の導電層１３同士をスクライブ領域１４Ａの一部をまたいで電気的に接続する第一の接続部１５とを有する。第一の導電層１３および第一の接続部１５のいずれか一方に、外部電源供給用あるいは接地用のパッド１６が接続される。半導体装置１は、回路部１２に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部Ｔを有する。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】積層型ＬＳＩにおいて、各ＬＳＩ間で低レイテンシかつ高スループットの通信を実現する。
【解決手段】一つの貫通電極群（例えばＴＳＶＧＬ＿０）に対して、一つの送信を行う回路（ＴＲ＿００Ｔ）と複数の受信を行う回路（ＴＲ＿１０Ｒ，ＴＲ＿２０Ｒ，ＴＲ＿３０Ｒ）を接続する接続トポロジを採用することで、調停動作を不要にする。特に、同一ＬＳＩを複数積層する場合にもこの接続トポロジを可能にするために、積層される各ＬＳＩに、各貫通電極ポートを送信用とするか受信用とするかの指定と、各貫通電極ポートのアドレス割り振りを指定するための書き換え可能な記憶素子を搭載する。 （もっと読む）

【課題】マイクロコンタクトプリント法を利用し、簡便に、安定して微細なパターンを有する有機薄膜トランジスタを提供する。
【解決手段】マスク７を介して、基板５にエネルギーを付与することにより、相対的に、臨界表面張力の大きな高表面自由エネルギー部５ａと臨界表面張力の小さな低表面自由エネルギー部５ｂとを形成する。マイクロコンタクトプリント法を用いて臨界表面張力の大きな高表面自由エネルギー部５ａにインク３を付着させる。高表面自由エネルギー部５ａでは、スタンプ１からインク３が転写されやすく、低表面自由エネルギー部５ｂでは、表面自由エネルギーが小さいためにスタンプ１からインク３が転写されにくくなるため、有機ＴＦＴ素子の製造において、電極パターンの微細化や、電極層の厚膜化が可能となる。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】溝の交差部分の中央部に窪みが形成されることを抑制でき、かつ半導体装置の歩留まりが低下することを抑制できる半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、基板１００に第１の溝１１０及び第１の溝１１０と交差する第２の溝１２０を形成する工程と、基板１００に対して成膜処理を行うことにより、第１の溝１１０内及び第２の溝１２０内に膜２００を埋め込む工程と、基板１００上に位置する膜２００を除去する工程とを備える。そして第１の溝１１０及び第２の溝１２０を形成する工程において、第１の溝１１０と第２の溝１２０の交差部分１３０に、平面視において交差部分１３０の角の一つから交差部分１３０の中央に向けて延伸する凸部１４０を形成する。 （もっと読む）

【課題】 高抵抗である透明電極から低抵抗配線にコンタクトする場合のコンタクトホールにおいて、電力損失を低減しつつ、狭額縁化を図ることを目的とする。
【解決手段】 表示装置において、基板上に少なくとも薄膜トランジスタ、平坦化膜及び複数の発光素子が形成されており、発光素子には、少なくとも発光層と、第１の電極及び第２の電極を有している。この第１の電極と、第１電極よりも抵抗値の低い配線（ＧＮＤ配線又は電源配線）とを接続させるために、表示領域よりも外側の平坦化膜には複数の第１のコンタクトホール及び複数の第２のコンタクトホールが設けられており、第２のコンタクトホールは、表示領域から第１のコンタクトホールまでの距離に比べて遠距離に配置され、かつ第１のコンタクトホールよりも開口面積が小さい。 （もっと読む）

【課題】薄膜トランジスタの電気特性の信頼性を高めることが可能な薄膜トランジスタ及びその作製方法を提供する。また、画質を向上させることが可能な表示装置及びその作製方法を提供する。
【解決手段】また、ゲート電極と、ゲート電極上に形成されるゲート絶縁層と、ゲート電極に重畳し、且つゲート絶縁層上に形成される酸化物半導体層と、ゲート絶縁層及び酸化物半導体層上に形成される配線と、酸化物半導体層及び配線に接する有機樹脂層とを有する薄膜トランジスタである。 （もっと読む）

【課題】本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
【解決手段】集積回路であって、第１のスイッチ素子と、第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、第１の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、前記第２のスイッチ素子と前記第１の駆動端子とを接続する第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する第３の配線と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】電源配線の近傍にビアが配置されたセルの使用が可能な半導体集積回路装置およびレイアウト方法を提供する。
【解決手段】ＶＤＤ電源ストラップ３１１、３１２に接続される中間層配線２１とセル列ＶＤＤ電源配線１１を接続する複数の電源ビア１３、およびＶＳＳ電源ストラップ３２１、３２２に接続される中間層配線２２とセル列ＶＳＳ電源配線１２を接続する複数の電源ビア１３が、高密度領域、低密度領域および無配置領域に分けて配置される。その無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置される。 （もっと読む）

【課題】パッケージサイズの拡大や製造プロセスを変更せずにＳＯＩ基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板層１１の表面からＳＯＩ基板１０をエッチングし、電極パッド１６に達する第１のトレンチおよび半導体基板層１１内部で終端している第２のトレンチを形成する工程と、半導体基板層の表面および各トレンチを覆うように絶縁膜１９を形成する工程と、各トレンチ底面の絶縁膜１９を除去して電極パッド１６および半導体基板層１１を露出させる工程と、半導体基板層１１の表面上と各トレンチの側壁および底面に導電膜３１〜３３を形成して貫通電極３０を形成するとともに、コンタクト部５０を形成する工程と、半導体基板層１１上の導電膜にパターニングを施して外部電極４３およびコンタクト部５０に電気的に接続された電位固定用の外部電極４３ａを形成する工程と、を含む。 （もっと読む）