【課題】配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成された第１の層間絶縁膜５０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた配線１０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた第１のダミーパターン１０７と、第１の層間絶縁膜５０６のうちインダクタ領域内に位置する部分に埋め込まれた第２のダミーパターン１０８と、第１の層間絶縁膜５０６の上方に形成された第２の層間絶縁膜と、第２のダミーパターン１０８の上方であって、第２の層間絶縁膜のうちインダクタ領域内に位置する部分に埋め込まれたインダクタ１１１とを備える。第２のダミーパターン１０８として金属が形成されていない。 （もっと読む）

【課題】誘電率の低い絶縁膜であって、半導体装置の製造においてＣＭＰ法により当該絶縁膜上の膜を好適に除去することができるとともに、キャップ層を備えておらず、かつ、信頼性に優れた半導体装置の製造に好適に用いることができる絶縁膜を提供すること。
【解決手段】本発明の絶縁膜は、分子内に、アダマンタン型のかご型構造を含む部分構造と、重合反応に寄与する重合性反応基とを有する重合性化合物および／または当該重合性化合物が部分的に重合した重合体を含む組成物を用いて形成された絶縁膜であって、０．０３〜２０μｍの膜厚を有し、ナノインデンターを用いて、膜厚の２分の１以上の最大押し込み深さにおいて、弾性率測定変位を膜厚の１０分の１とする測定から求められる弾性率が、４．０ＧＰａ以上であることを特徴とする。 （もっと読む）

【課題】チャージアップした電荷を検出する感度を向上させること。
【解決手段】半導体基板１０上に形成された絶縁膜１４と、前記絶縁膜内に形成され、延伸方向に延伸した延伸部２２を含む第１配線２０と、前記絶縁膜内に設けられ、前記半導体基板と前記延伸部とを電気的に接続するコンタクト２６と、前記絶縁膜内に形成され、前記延伸部と前記半導体基板の面方向に対向し前記延伸部より長さの短い対向部３２と、前記対向部から前記第１配線の反対方向に引き出される引き出し部３４と、を含む第２配線３０と、前記引き出し部に電気的に接続されたアンテナ電極４０と、含む評価素子。 （もっと読む）

【課題】 基板上に形成されたバス配線パターン７１に交差するフィンガー配線パターン７３を塗布形成する際に、フィンガー配線パターン７３を厚膜に形成することができるとともに、その交差部におけるバス配線パターン７１の表面が凸凹になることを抑制する。
【解決手段】 フィンガー配線の塗布工程において、ノズルに対して固定配置されたＣＣＤカメラ１１により、相対移動する基板に形成されたバス配線パターン７１を撮像する撮像工程（ステップＳ５２）により得られたバス配線パターン７１の画像データに基づき、第２ノズル５７からのペーストの供給を一旦、停止した後、ペーストの供給を再び開始する（ステップＳ５４，ステップＳ５６）。 （もっと読む）

【課題】 インダクター配線のインピーダンスの低減と、インダクター配線と基板等との間に形成される寄生容量の低減とを共に実現する。
【解決手段】 多層配線を利用して基板上に構成されるインダクターは、第ｎ層の導体層ＭＥ（ｎ）により形成される第１インダクター配線１００と、第１インダクター配線１００と電気的に接続される、第（ｎ＋α）層（αは、１以上の整数）の導体層ＭＥ（ｎ＋１）により形成される第２インダクター配線２００と、を有し、第１インダクター配線１００にはスリットが設けられておらず、第２インダクター配線２００には、第２インダクター配線の延在方向に沿う少なくとも一つのスリットＳＬ１が設けられている。 （もっと読む）

【課題】SoCにおけるRF・アナログ集積回路のプロトタイピングにおいて，チップ毎に柔軟かつ簡便に短TATで素子パラメータを調整する手段を提供する。
【解決手段】本発明によれば，製造プロセス終了後にダイシングされた集積回路チップの最上部に，単一あるいは小数の金属層，絶縁層などの機能層を積層・パターニングし，インダクタンスや容量素子，抵抗素子，伝送線路などを構成して下地回路と結合したり，あらかじめ下地集積回路中に形成しておいた受動素子等を金属配線層でプログラミングすることにより，下地集積回路のRF・アナログ回路の特性を実チップ上でチップ毎に柔軟に，低コストかつ短TATで調整することができる。 （もっと読む）

【課題】 今後の素子の微細化に対応できる、貫通電極を備えた半導体装置の製造方法を提供すること。
【解決手段】 半導体装置の製造方法は、第１の主面および該第１の主面に対向する第２の主面を有する半導体基板１０と、半導体基板１０の第１の主面上に設けられた電極パッド２６と、半導体基板１０の前記第１の主面と前記第２の主面との間を貫通する貫通孔１００内に設けられ、電極パッド２６と接続する貫通電極２３とを具備してなり、貫通孔１００の前記第１の主面側には、電極パッド２６と貫通電極２３とが直接的に接続する第１の接続部と、電極パッド２６と貫通電極２３とが間接的に接続する第２の接続部とを含み、前記第１の主面上に電極パッド２６を形成する工程と、半導体基板１０を加工し、貫通孔１００を形成する工程であって、貫通孔１００内において電極パッド２６の一部が露出する前記工程と、貫通孔１００内に貫通電極２３を形成する工程とを含む。 （もっと読む）

導電性コイルの製作方法。この方法は、コイル、通常、平面らせん状の導電性コイルを製作するために半導体製造プロセス（例えばＴＳＶ）を使用することを含む。 （もっと読む）

【課題】差動信号の伝送特性に優れ、かつ、簡易な構成の半導体装置を提供する。
【解決手段】半導体装置１００、一対の差動伝送線路２６を含む配線層１２と、電位が固定された導電層であって、電気的に連続した導体によって形成された連続領域を有する導電層１６と、半導体基板２４と、半導体基板２４と導電層１６との間に設けられ、電気的に浮いている導体を有する阻止層２０と、配線層１２と導電層１６と阻止層２０と半導体基板２４との間に設けられた絶縁層と、を備える。一対の差動伝送線路２６は、積層方向から見て導電層１６の導体と交差し、阻止層２０は、導電層１６の導体と交差する複数の間隙が形成されている。 （もっと読む）

【課題】チップ一体型パッケージ、半導体装置を提供する。
【解決手段】半導体基板１２上に積層した絶縁層１４と、前記絶縁層１４に横倒しに埋め
込んだ態様で形成され、前記半導体基板１２に形成された回路または外部回路と電気的に
接続するソレノイド型のインダクタ２８と、前記絶縁層１４において前記インダクタ２８
の両端の開口部２８ａを塞ぐ位置に埋め込んだ態様で形成した一対の磁性部材（磁性板３
５、磁性膜３６、磁性樹脂３８）と、を有することを特徴とする。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】配線構造が積層化された回路基板において、回路特性の劣化を防止できる製造方法を提供する。
【解決手段】基板１上に下層配線パターン３を形成し、下層配線パターン３を覆う状態で絶縁膜５を形成し、この絶縁膜５に下層配線パターン３を露出する開口部５ａを形成する。絶縁膜５上に上層配線パターン７を形成し、その後下層配線パターン３と上層配線パターン７とを接続する接続材料パターン９を絶縁膜５の開口部５ａの側壁に形成する。接続材料パターン９は、例えば有機半導体材料を用いて形成する。これにより、有機半導体材料からなる接続材料パターン９の劣化を防止した回路基板１１-1が得られる。 （もっと読む）

【課題】塗装プロセスを用いた印刷技術により必要な配線やトランジスタ等の素子を形成するにあたり、前記配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができ、そして、これにより必要な配線やトランジスタ等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを短縮することができる有利な構造の素子内蔵型配線フィルムを提供すること。
【解決手段】長尺の絶縁テープ１もしくは絶縁シート上に微細な配線パターン２を形成した配線フィルム３上に、配線パターン２を構成する配線４の一部を取り込んでトランジスタ、キャパシタ、抵抗等の素子を構成する材料を含有するインクを用いた塗装プロセスを施すことにより、前記素子を直接且つ一体に形成した、素子内蔵型配線フィルム。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】多層構造のオンチップインダクタ素子において、インダクタの表皮効果を低減してＱ値を向上させる。
【解決手段】単一のインダクタ配線１から構成される、又は複数のインダクタ配線１を上下に積層して並列接続したものから構成されるインダクタ配線層を３層以上有し、各インダクタ配線層は上下に積層されて直列接続されており、最上層と最下層のインダクタ配線層を除く中間層の各インダクタ配線層の実効的な膜厚が、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きいことを特徴とする、半導体基板上絶縁膜中のオンチップインダクタである。 （もっと読む）

【課題】チップ面積の縮小を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板上に形成された絶縁膜３と、絶縁膜中に形成され、第１の端子１０１と第２の端子１０２との間に接続されたインダクタ４と、を備える。インダクタは、半導体基板の基板面に平行な第１の方向Ｘに延びるように、絶縁膜中に配置され、第１の端子に一方の端部が電気的に接続された第１のメタル配線層４ａと、絶縁膜中、基板面に垂直な第２の方向Ｙに延びて配置され、第１のメタル配線層の他方の端部に上部が接続された第１のビア配線４ｂと、絶縁膜中、第１の方向に延びるように、第１のメタル配線層の下方に第１のメタル配線層と対向して配置され、第１のメタル配線層と同じ長さを有し、第１のビア配線の下部に一方の端部が接続され、第２の端子に他方の端部が電気的に接続された第２のメタル配線層４ｃと、を含む。 （もっと読む）

【課題】第１回路と第２回路の信号電圧が異なる場合でも、第１回路と第２回路の間の絶縁を容易に確保することができるようにする。
【解決手段】半導体チップ１０は、第１回路１００、及び第１インダクタ３０２を有している。半導体チップ２０は、第２回路２００、及びチップ側接続端子５４５を有している。 配線基板６０は、半導体チップ１０上から半導体チップ２０に渡って取り付けられている。配線基板６０は、第２インダクタ３０４、及び基板側接続端子６１０を有している。第２インダクタ３０４は第１インダクタ３０２の上方に位置している。チップ側接続端子５４５と２つの基板側接続端子６１０は、第１ハンダボール７００を介して接続している。 （もっと読む）

【課題】電磁結合される一対のインダクタが、少なくとも基板の厚さだけ離れてしまうことを防止可能な半導体装置を提供する。
【解決手段】半導体装置１は、電磁結合される一対のインダクタ５および６を含む。インダクタ５および６のそれぞれは、半導体基板３ａを貫通する複数の貫通電極と、複数の貫通電極を直列に接続する配線と、によって構成されている。 （もっと読む）

【課題】小型化及び利得等の高周波性能の向上を図ることができる半導体装置として、実用的な高周波増幅器を実現する。
【解決手段】トランジスタ１０１の入力端に配線層１０３がコプレーナ線路で接続されており、配線層１０３には、開放端を有する配線層１０４が二つの方向に分岐されて終端され、配線層１０３上の位置から、高周波信号が入出力される。 （もっと読む）

【課題】オンチップアンテナからの出力信号が集積回路にノイズとして侵入することを防止するとともに、出力信号の効率を上げることの出来る半導体装置を提供する。
【解決手段】能動素子１０が形成された素子形成領域Ｒｐと、アンテナ形成領域Ｒａに形成されたオンチップアンテナＡＴと設けた半導体装置において、アンテナ形成領域Ｒａを囲むように設けたシールド層形成領域Ｒｓ１に積層された導電層で形成され、不純物拡散層ＩＤ５、ＩＤ６の直上の層からオンチップアンテナＡＴと同一の層に至るまで順次に形成されてパッドＰを介してＧＮＤ接続されるシールド層ＳＬ１を設ける。 （もっと読む）