素子内蔵型配線フィルム
【課題】塗装プロセスを用いた印刷技術により必要な配線やトランジスタ等の素子を形成するにあたり、前記配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができ、そして、これにより必要な配線やトランジスタ等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを短縮することができる有利な構造の素子内蔵型配線フィルムを提供すること。
【解決手段】長尺の絶縁テープ１もしくは絶縁シート上に微細な配線パターン２を形成した配線フィルム３上に、配線パターン２を構成する配線４の一部を取り込んでトランジスタ、キャパシタ、抵抗等の素子を構成する材料を含有するインクを用いた塗装プロセスを施すことにより、前記素子を直接且つ一体に形成した、素子内蔵型配線フィルム。
【解決手段】長尺の絶縁テープ１もしくは絶縁シート上に微細な配線パターン２を形成した配線フィルム３上に、配線パターン２を構成する配線４の一部を取り込んでトランジスタ、キャパシタ、抵抗等の素子を構成する材料を含有するインクを用いた塗装プロセスを施すことにより、前記素子を直接且つ一体に形成した、素子内蔵型配線フィルム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば長尺の絶縁テープ上に微細な配線パターンを形成した、一般にキャリアテープと呼ばれる配線フィルム上に、トランジスタ、キャパシタ、抵抗等の素子を直接且つ一体に形成した素子内蔵型配線フィルムに関するものである。
【０００２】
前記キャリアテープとしては、例えば各種液晶モジュール向けに液晶駆動素子（ＩＣ）を実装するために用いられる、通常ＣＯＦテープ、ＴＡＢテープと呼ばれるキャリアテープが含まれる。
【０００３】
（ＣＯＦ：Chip On Filmの略。ＴＡＢ：Tape Automated Bondingの略。）
【背景技術】
【０００４】
従来、ＩＣ、ＬＳＩ等の半導体素子を実装する場合には、長尺の絶縁テープ上に微細な配線パターンを形成した、一般にキャリアテープと呼ばれる配線フィルムを用いて半導体素子を実装する方法が広く用いられている。また、前記キャリアテープは、ポリイミド等の絶縁テープ上に微細な配線パターンを形成するにあたり、フォトリソグラフィ技術を用いたサブトラクティブ法やめっき技術を用いたセミアディティブ法により製造されることが一般に知られている。また、最近では半導体デバイスの小型化の要求に伴い、フォトリソグラフィ技術を用いたサブトラクティブ法やめっき技術を用いたセミアディティブ法の更なる改良により、前記キャリアテープについて配線の微細化を含む配線パターンの微細化が積極的に進められている状況にある。
【０００５】
前記キャリアテープを用いてＩＣ、ＬＳＩ等の半導体素子を実装する場合には、フリップチップボンダーを用いてキャリアテープ上の配線パターンを構成する複数の配線に半導体素子を一括接続するが、この場合フリップチップボンダーと呼ばれる専用の接続装置を用いて接続する必要がある。また、前記により半導体素子を接続・実装したキャリアテープと共に、個別の抵抗、インダクタ、キャパシタ等の素子を実装基板上に搭載・実装する場合には、チップマウンタと呼ばれる専用の搭載装置を用いて搭載・実装する必要がある。更に、実装後には素子を定着させるために実装基板をリフロー処理する必要があるが、この場合にも、やはりリフロー装置と呼ばれる専用の処理装置を用いてリフロー処理する必要がある。
【０００６】
また、周知の通り、ＩＣ、ＬＳＩ等の半導体素子は、フォトリソグラフィ技術を用いた高価なシリコンウエハプロセスにより製造される。このシリコンウエハプロセスでは、超クリーンルームと呼ばれる室内に配置された複数の高価な半導体製造装置を用いて、極めて多くの工程を経て、シリコンウエハ上に多数の配線やトランジスタ等の素子が形成される。したがって、このようにして製造されたＩＣ、ＬＳＩ等の半導体素子は、製造時の環境負荷が大きいことは勿論であるが、非常に高価であり、この半導体素子を搭載・実装した半導体デバイスのトータルコストも当然に高くなる。
【０００７】
一方、最近においては、液体インクを用いたスクリーン印刷法やインクジェット法、ディスペンサ法などの塗装プロセスを用いた印刷技術により、プラスチック等の基板上に必要な配線やトランジスタ等の素子を直接描画により形成する方法が提案されている。
【０００８】
例えば、特許文献１には、薄膜トランジスタの形成方法として、基板上に、インクジェット法、スクリーン印刷法、ディスペンサ法などの塗装プロセスを用いた印刷技術により、カーボンナノチューブを含む水溶液を塗布、乾燥することにより半導体層を形成すると共に、銀ナノインク、金ナノインク等を含む液体を塗布、乾燥することにより半導体層とソース電極との間及び半導体層とドレイン電極との間に夫々配線を形成する方法が記載されている。
【０００９】
また、特許文献２には、有機トランジスタの形成方法として、プラスチック基板上に、インクジェット法、スクリーン印刷法、ディスペンサ法などの塗装プロセスを用いた印刷技術により、金属ナノ粒子インク、絶縁インク、有機半導体材料インクを用いて、夫々下部電極、絶縁層、ソース電極、ドレイン電極、有機半導体層を形成する方法が記載されている。
【００１０】
また、非特許文献１には、カーボンナノチューブトランジスタ（ＣＮＴトランジスタ）の形成方法として、ポリイミド基板上に、上記同様の塗装プロセスを用いた印刷技術により、ナノ銀インク、ポリイミドインク、ＣＮＴインクを用いて、夫々下部電極、絶縁層、ソース電極、ドレイン電極、ＣＮＴ半導体層を形成する方法が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１０５０８３号公報
【特許文献２】特開２００６−２７８８０４号公報
【非特許文献】
【００１２】
【非特許文献１】「塗布プロセスを用いたＣＮＴトランジスタの作製に成功」（２００８年２月１３日の日本電気株式会社のプレスリリース）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
このような塗装プロセスを用いた印刷技術により、必要な配線やトランジスタ等の素子を形成する方法によれば、シリコンウエハプロセスを用いなくてよいことから、高価な半導体素子を作製・使用する必要がなく、素子製造時の環境負荷を小さくすることができると共に、半導体デバイスのトータルコストを著しく低減することができる利点があるが、実用化にあたり次のような問題がある。
【００１４】
すなわち、インクジェット法、スクリーン印刷法、ディスペンサ法などの塗装プロセスを用いた印刷技術により配線を形成する方法では、液体インクを用いることによりポリイミド等の基板上を液体インクが流れる現象を避けることができず、配線の微細化、ファインピッチ化が非常に困難である。また、この方法により形成された配線は、配線断面がかまぼこ状となり、厚膜が得られにくく、必要な導通断面積を確保しづらいという大きな問題がある。
【００１５】
また、前記印刷技術のうち、インクジェット法、ディスペンサ法においては、使用ノズルとして例えば口径２０μｍの単一ノズルにより構成すると、いわゆる一筆書きとなりスループットが悪いことから、スループット向上のために複数ノズルにより構成すると、夫々ノズルの位置精度がきわめて重要となり、全てのノズルを高精度に取り付ける必要がある。すなわち、ひとつでも位置精度が悪いノズルがあると、塗装プロセスを用いた描画による配線の精度が悪くなり採用できないという問題がある。
【００１６】
したがってこのことから、インクジェット法、ディスペンサ法により所定の幅、厚さ、断面形状の配線を精度よく形成することは、実施する上で効率（生産性）が非常に悪く、配線の精度が悪いという問題がある。
【００１７】
また、スクリーン印刷法においては、印刷の重ね合わせ精度が悪く、また、インクの種類が変わる毎に版を変えなければならないことからインクの種類が複数あるときはトータル的にスループットが非常に悪くなるという問題がある。
【００１８】
したがって、本発明の目的は、塗装プロセスを用いた印刷技術により必要な配線やトランジスタ等の素子を形成するにあたり、前記配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができ、そして、これにより必要な配線やトランジスタ等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを短縮することができる有利な構造の素子内蔵型配線フィルムを提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために請求項１の発明は、長尺の絶縁テープもしくは絶縁シート上に微細な配線パターンを形成した配線フィルム上に、前記配線パターンを構成する配線の一部を取り込んでトランジスタ、キャパシタ、抵抗等の素子を構成する材料を含有するインクを用いた塗装プロセスを施すことにより、前記素子を直接且つ一体に形成したことを特徴とする素子内蔵型配線フィルムを提供する。
【００２０】
上記において、絶縁テープもしくは絶縁シートとしては、例えばポリイミド、テフロン（登録商標）、ポリアミドイミド、ガラスエポキシ、エポキシ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のプラスチック材料からなるテープもしくはシートを用いることができる。
【００２１】
この素子内蔵型配線フィルムによれば、上記構成の採用により、特に長尺の絶縁テープもしくは絶縁シート上に微細な配線パターンを形成した配線フィルムを用い、前記配線パターンを構成する配線の一部を取り込んで塗装プロセスを施すことによりトランジスタ、キャパシタ、抵抗等の素子を形成したことにより、素子形成にあたり必要な配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができる。そして、これにより必要な配線やトランジスタ等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを大幅に短縮することができる。
【００２２】
請求項２の発明は、前記塗装プロセスに、絶縁インク、金属ナノ粒子分散インク及びカーボンナノチューブインクを用いて、トランジスタを形成したことを特徴とする請求項１に記載の素子内蔵型配線フィルムを提供する。
【００２３】
上記において、絶縁インクとしては、例えばポリイミド、ポリアミドイミド、エポキシ、テフロン（登録商標）等の樹脂を含有した液状の絶縁インクを用いることができる。また、金属ナノ粒子分散インクとしては、例えば銀、金、銅等の金属のナノ粒子を分散含有した金属ナノ粒子分散インクを用いることができる。
【００２４】
この素子内蔵型配線フィルムによれば、上記効果に加えて、上記構成の採用により、絶縁インク、金属ナノ粒子分散インク及びカーボンナノチューブインクを用いて、塗装プロセスを施すことにより、トランジスタを容易に安価に形成することができる。
【００２５】
請求項３の発明は、前記塗装プロセスに、誘電体インク及び金属ナノ粒子分散インクを用いて、キャパシタを形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルムを提供する。
【００２６】
この素子内蔵型配線フィルムによれば、上記効果に加えて、上記構成の採用により、誘電体インク及び金属ナノ粒子分散インクを用いて、塗装プロセスを施すことにより、前記トランジスタと共にキャパシタを容易に安価に形成することができる。
【００２７】
請求項４の発明は、前記塗装プロセスに、導電性インクを用いて、抵抗を形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルムを提供する。
【００２８】
この素子内蔵型配線フィルムによれば、上記効果に加えて、上記構成の採用により、導電性インクを用いて、塗装プロセスを施すことにより、前記トランジスタと共に抵抗を容易に安価に形成することができる。
【００２９】
請求項５の発明は、前記配線パターンを形成するパターニングプロセスにより、前記配線自体にインダクタを形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルムを提供する。
【００３０】
この素子内蔵型配線フィルムによれば、上記効果に加えて、上記構成の採用により、塗装プロセスを施すことにより形成した前記トランジスタと共に、配線自体にインダクタを効率的に安価に形成することができる。
【発明の効果】
【００３１】
本発明の素子内蔵型配線フィルムによれば、塗装プロセスを用いた印刷技術により必要な配線やトランジスタ等の素子を形成するにあたり、前記配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができ、そして、これにより必要な配線やトランジスタ等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを短縮することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施の形態に係る素子内蔵型配線フィルムの、トランジスタの構造及び製造方法を示す説明図である。
【図２】本発明の他の実施の形態に係る素子内蔵型配線フィルムの、キャパシタの構造及び製造方法を示す説明図である。
【図３】本発明の更に他の実施の形態に係る素子内蔵型配線フィルムの、抵抗の構造及び製造方法を示す説明図である。
【図４】本発明の更に他の実施の形態に係る素子内蔵型配線フィルムの、インダクタの構造及び製造方法を示す説明図である。
【発明を実施するための形態】
【００３３】
以下、本発明の好適な実施の形態を図１〜４に基づいて説明する。
図１は、本発明の一実施の形態に係る素子内蔵型配線フィルムの、トランジスタの構造及び製造方法を示す説明図である。
【００３４】
図１において、まず、（ａ）に示すように、ポリイミドテープからなる長尺の絶縁テープ１上にフォトリソグラフィ技術を用いて銅の微細な配線パターン２（配線幅１０μｍ、配線ピッチ２０μｍ）を形成した、一般にキャリアテープと呼ばれる配線フィルム３を用意する。次いで、（ｂ）に示すように、前記配線フィルム３上に、前記配線パターン２を構成する配線４の一部を利用して、並列に配置された３本の配線４の中央部分にポリイミドインクからなる絶縁インク５を図示しないノズルを用いて滴下し、２００℃程度に加熱して乾燥させることにより、中央の配線４の一部を取り込んだゲート電極Ｇとその上の絶縁層６を形成する。更に、（ｃ）に示すように、露出した状態にある左右の２本の配線４と絶縁層６の一部を覆うように、銀ナノ粒子分散インク７を図示しないノズルを用いて滴下し、加熱焼成することにより、左右の２本の配線４の一部を取り込んだ銀バルクからなるソース電極Ｓ及びドレイン電極Ｄを形成する。最後に、（ｄ）（ｅ）に示すように、ソース電極Ｓ及びドレイン電極Ｄ間にカーボンナノチューブインク８を図示しないノズルを用いて滴下し、２００℃程度に加熱して乾燥させることにより、所望の特性の半導体層９を形成する。これにより、ゲート電極Ｇ、絶縁層６、ソース電極Ｓ、ドレイン電極Ｄ、半導体層９により構成されたトランジスタ１０を、前記配線フィルム３上に直接且つ一体に形成した、素子内蔵型配線フィルム１１を作製した。なお、前記絶縁インク５としては、例えば溶剤としてトリエチレングリコールジメチルエーテルを含有したポリイミドインクを用いたが、これに限定されるものではない。また、前記銀ナノ粒子分散インク７としては、例えば溶剤と共に直径３〜７ｎｍの銀ナノ粒子を分散・含有したペースト状のインクを用いたが、これに限定されるものではない。また、前記カーボンナノチューブインク８としては、例えば市販の株式会社名城ナノカーボン製の、カーボンナノチューブ及び分散液により構成されたインクを用いたが、これに限定されるものではない。なお、図１の（ｅ）は図１の（ｄ）を上から見たものである。
【００３５】
この実施例によれば、長尺の絶縁テープ１上に微細な配線パターン２を形成した配線フィルム３を用い、前記配線パターン２を構成する配線４の一部を取り込んで塗装プロセスを施すことによりトランジスタ１０等の素子を形成したことにより、素子形成にあたり必要な配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができる。そして、これにより必要な配線やトランジスタ１０等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを大幅に短縮することができる。また、絶縁インク５、銀ナノ粒子分散インク７及びカーボンナノチューブインク８を用いた塗装プロセスを施すことにより、トランジスタ１０を容易に安価に形成することができる。
【００３６】
図２は、本発明の他の実施の形態に係る素子内蔵型配線フィルムの、キャパシタの構造及び製造方法を示す説明図である。
【００３７】
図２においては、まず図１と同じように、上記方法（塗装プロセス）により、前記配線フィルム３上に、前記トランジスタ１０を形成する。そして、図２に示すように、前記配線フィルム３上に、前記配線パターン２を構成する配線４の一部を利用して、並列に配置された２本の配線４のうちベースとなる広幅の配線４上に誘電体インク１２を図示しないノズルを用いて滴下し、２００℃程度に加熱して乾燥させることにより、広幅の配線４の一部を電極として取り込んだ誘電体層１３を形成する。更に、隣接する他の配線４と誘電体層１３を覆うように、銀ナノ粒子分散インク７を図示しないノズルを用いて滴下し、加熱焼成することにより、隣接する他の配線４の一部を電極として取り込んだ銀バルクからなる金属層１４を形成する。これにより、誘電体層１３とその両側の配線４及び金属層１４からなる電極により構成されたキャパシタ１５を、前記トランジスタ１０と共に前記配線フィルム３上に直接且つ一体に形成した、素子内蔵型配線フィルム１１を作製した。なお、前記誘電体インク１２としては、例えばチタン酸バリウム系のフィラーに変性フェノール樹脂をバインダーとして調整されたペースト状のインクを用いたが、これに限定されるものではない。また、前記キャパシタ１５の容量は、図示しないノズルを用いて滴下・塗装した誘電体の誘電率・厚み、広幅の配線４の面積（塗装面積）、銀バルクからなる金属層１４の面積などにより定めることができる。
【００３８】
この実施例によれば、誘電体インク１２及び銀ナノ粒子分散インク７を用いた塗装プロセスを施すことにより、上記効果に加えて、トランジスタ１０と共にキャパシタ１５を容易に安価に形成することができる。また、この実施例によれば、キャパシタ１５の形成によりトランジスタ１０を含む回路のノイズの低減が可能になる。
【００３９】
図３は、本発明の更に他の実施の形態に係る素子内蔵型配線フィルムの、抵抗の構造及び製造方法を示す説明図である。
【００４０】
図３においては、まず図１と同じように、上記方法（塗装プロセス）により、前記配線フィルム３上に、前記トランジスタ１０を形成する。そして、図３に示すように、前記配線フィルム３上に、前記配線パターン２を構成する配線４の一部を利用して、並列に配置された２本の配線４の間に特定の抵抗率を有する導電性インク１６を図示しないノズルを用いて滴下し、２００℃程度に加熱・焼成することにより、バルク抵抗１７を形成する。これにより、前記バルク抵抗１７を前記トランジスタ１０と共に前記配線フィルム３上に直接且つ一体に形成した、素子内蔵型配線フィルム１１を作製した。なお、前記導電性インク１６としては、例えばグラファイト・カーボン系フィラーに変性フェノール樹脂をバインダーとして含有すると共にブチルジグリコール（ＢＤＣ）を溶剤として含有した抵抗ペーストを用いたが、これに限定されるものではない。
【００４１】
この実施例によれば、上記効果に加えて、導電性インク１６を用いた塗装プロセスを施すことにより、トランジスタ１０と共に抵抗１７を容易に安価に形成することができる。また、この実施例によれば、トランジスタ１０と共に抵抗１７を形成することにより、トランジスタ１０の電流・電圧を制御することができ、増幅回路などの形成が容易に可能となる。
【００４２】
図４は、本発明の更に他の実施の形態に係る素子内蔵型配線フィルムの、インダクタの構造及び製造方法を示す説明図である。
【００４３】
図４においては、図１と同じように、上記方法（塗装プロセス）により、前記配線フィルム３上に、前記トランジスタ１０を形成するが、前記配線フィルム３の前記配線パターン２を形成する、フォトリソグラフィ技術を利用したパターニングプロセスにより、前記配線パターン２を構成する配線４の一部を図４に示すようにコイル状又はジグザグ形状に形成（パターニング）することにより、前記配線４自体にコイル状のインダクタ１８を形成し、前記インダクタ１８を前記トランジスタ１０と共に前記配線フィルム３上に直接且つ一体に形成した、素子内蔵型配線フィルム１１を作製した。なお、インダクタ１８の大きさは、例えばインダクタ１８をコイル状に形成（パターニング）した場合には、コイルの巻き数やコイルの長さにより定めることができる。
【００４４】
この実施例によれば、上記効果に加えて、塗装プロセスにより形成したトランジスタ１０と共に、配線パターン２のパターニングプロセスにより、配線自体にインダクタ１８を効率的に安価に形成することができる。また、この実施例によれば、トランジスタ１０と共にインダクタ１８を形成することにより、トランジスタ１０による増幅回路の周波数変調などが可能になる。
【００４５】
また、図１〜４の実施例によれば、シリコンウエハプロセスを用いなくてよいことは勿論であるが、個別にトランジスタ、キャパシタ、抵抗等の素子をチップにて形成した場合と比較して、チップマウンタやリフロー装置等の専用装置が不要となることから、半導体デバイスのトータルのタットタイムを短縮することができると共に、トランジスタ等の半導体素子を実装・搭載した半導体デバイスを安価に作製・提供することができる。
【００４６】
本発明は、以上の実施の形態の限定されることなく、その発明の範囲において種々の改変が可能であることは勿論である。例えば、上記のようにトランジスタを形成した配線フィルム上に、キャパシタ、抵抗、インダクタのうち２つ以上を一緒に形成して、所望の電気回路を構成した、素子内蔵型配線フィルム１１を作製することは当然可能である。また、通常ロール巻き状態から引き出して取り扱われる上記絶縁テープに代えて、定尺の面積の大きな絶縁シートを用いることも当然可能である。
【符号の説明】
【００４７】
１ 絶縁テープ
２ 配線パターン
３ 配線フィルム
４ 配線
５ 絶縁インク
６ 絶縁層
７ 銀ナノ粒子分散インク
Ｇ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
８ カーボンナノチューブインク
９ 半導体層
１０ トランジスタ
１１ 素子内蔵型配線フィルム
１２ 誘電体インク
１３ 誘電体層
１４ 金属層
１５ キャパシタ
１６ 導電性インク
１７ バルク抵抗
１８ インダクタ
【技術分野】
【０００１】
本発明は、例えば長尺の絶縁テープ上に微細な配線パターンを形成した、一般にキャリアテープと呼ばれる配線フィルム上に、トランジスタ、キャパシタ、抵抗等の素子を直接且つ一体に形成した素子内蔵型配線フィルムに関するものである。
【０００２】
前記キャリアテープとしては、例えば各種液晶モジュール向けに液晶駆動素子（ＩＣ）を実装するために用いられる、通常ＣＯＦテープ、ＴＡＢテープと呼ばれるキャリアテープが含まれる。
【０００３】
（ＣＯＦ：Chip On Filmの略。ＴＡＢ：Tape Automated Bondingの略。）
【背景技術】
【０００４】
従来、ＩＣ、ＬＳＩ等の半導体素子を実装する場合には、長尺の絶縁テープ上に微細な配線パターンを形成した、一般にキャリアテープと呼ばれる配線フィルムを用いて半導体素子を実装する方法が広く用いられている。また、前記キャリアテープは、ポリイミド等の絶縁テープ上に微細な配線パターンを形成するにあたり、フォトリソグラフィ技術を用いたサブトラクティブ法やめっき技術を用いたセミアディティブ法により製造されることが一般に知られている。また、最近では半導体デバイスの小型化の要求に伴い、フォトリソグラフィ技術を用いたサブトラクティブ法やめっき技術を用いたセミアディティブ法の更なる改良により、前記キャリアテープについて配線の微細化を含む配線パターンの微細化が積極的に進められている状況にある。
【０００５】
前記キャリアテープを用いてＩＣ、ＬＳＩ等の半導体素子を実装する場合には、フリップチップボンダーを用いてキャリアテープ上の配線パターンを構成する複数の配線に半導体素子を一括接続するが、この場合フリップチップボンダーと呼ばれる専用の接続装置を用いて接続する必要がある。また、前記により半導体素子を接続・実装したキャリアテープと共に、個別の抵抗、インダクタ、キャパシタ等の素子を実装基板上に搭載・実装する場合には、チップマウンタと呼ばれる専用の搭載装置を用いて搭載・実装する必要がある。更に、実装後には素子を定着させるために実装基板をリフロー処理する必要があるが、この場合にも、やはりリフロー装置と呼ばれる専用の処理装置を用いてリフロー処理する必要がある。
【０００６】
また、周知の通り、ＩＣ、ＬＳＩ等の半導体素子は、フォトリソグラフィ技術を用いた高価なシリコンウエハプロセスにより製造される。このシリコンウエハプロセスでは、超クリーンルームと呼ばれる室内に配置された複数の高価な半導体製造装置を用いて、極めて多くの工程を経て、シリコンウエハ上に多数の配線やトランジスタ等の素子が形成される。したがって、このようにして製造されたＩＣ、ＬＳＩ等の半導体素子は、製造時の環境負荷が大きいことは勿論であるが、非常に高価であり、この半導体素子を搭載・実装した半導体デバイスのトータルコストも当然に高くなる。
【０００７】
一方、最近においては、液体インクを用いたスクリーン印刷法やインクジェット法、ディスペンサ法などの塗装プロセスを用いた印刷技術により、プラスチック等の基板上に必要な配線やトランジスタ等の素子を直接描画により形成する方法が提案されている。
【０００８】
例えば、特許文献１には、薄膜トランジスタの形成方法として、基板上に、インクジェット法、スクリーン印刷法、ディスペンサ法などの塗装プロセスを用いた印刷技術により、カーボンナノチューブを含む水溶液を塗布、乾燥することにより半導体層を形成すると共に、銀ナノインク、金ナノインク等を含む液体を塗布、乾燥することにより半導体層とソース電極との間及び半導体層とドレイン電極との間に夫々配線を形成する方法が記載されている。
【０００９】
また、特許文献２には、有機トランジスタの形成方法として、プラスチック基板上に、インクジェット法、スクリーン印刷法、ディスペンサ法などの塗装プロセスを用いた印刷技術により、金属ナノ粒子インク、絶縁インク、有機半導体材料インクを用いて、夫々下部電極、絶縁層、ソース電極、ドレイン電極、有機半導体層を形成する方法が記載されている。
【００１０】
また、非特許文献１には、カーボンナノチューブトランジスタ（ＣＮＴトランジスタ）の形成方法として、ポリイミド基板上に、上記同様の塗装プロセスを用いた印刷技術により、ナノ銀インク、ポリイミドインク、ＣＮＴインクを用いて、夫々下部電極、絶縁層、ソース電極、ドレイン電極、ＣＮＴ半導体層を形成する方法が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１０５０８３号公報
【特許文献２】特開２００６−２７８８０４号公報
【非特許文献】
【００１２】
【非特許文献１】「塗布プロセスを用いたＣＮＴトランジスタの作製に成功」（２００８年２月１３日の日本電気株式会社のプレスリリース）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
このような塗装プロセスを用いた印刷技術により、必要な配線やトランジスタ等の素子を形成する方法によれば、シリコンウエハプロセスを用いなくてよいことから、高価な半導体素子を作製・使用する必要がなく、素子製造時の環境負荷を小さくすることができると共に、半導体デバイスのトータルコストを著しく低減することができる利点があるが、実用化にあたり次のような問題がある。
【００１４】
すなわち、インクジェット法、スクリーン印刷法、ディスペンサ法などの塗装プロセスを用いた印刷技術により配線を形成する方法では、液体インクを用いることによりポリイミド等の基板上を液体インクが流れる現象を避けることができず、配線の微細化、ファインピッチ化が非常に困難である。また、この方法により形成された配線は、配線断面がかまぼこ状となり、厚膜が得られにくく、必要な導通断面積を確保しづらいという大きな問題がある。
【００１５】
また、前記印刷技術のうち、インクジェット法、ディスペンサ法においては、使用ノズルとして例えば口径２０μｍの単一ノズルにより構成すると、いわゆる一筆書きとなりスループットが悪いことから、スループット向上のために複数ノズルにより構成すると、夫々ノズルの位置精度がきわめて重要となり、全てのノズルを高精度に取り付ける必要がある。すなわち、ひとつでも位置精度が悪いノズルがあると、塗装プロセスを用いた描画による配線の精度が悪くなり採用できないという問題がある。
【００１６】
したがってこのことから、インクジェット法、ディスペンサ法により所定の幅、厚さ、断面形状の配線を精度よく形成することは、実施する上で効率（生産性）が非常に悪く、配線の精度が悪いという問題がある。
【００１７】
また、スクリーン印刷法においては、印刷の重ね合わせ精度が悪く、また、インクの種類が変わる毎に版を変えなければならないことからインクの種類が複数あるときはトータル的にスループットが非常に悪くなるという問題がある。
【００１８】
したがって、本発明の目的は、塗装プロセスを用いた印刷技術により必要な配線やトランジスタ等の素子を形成するにあたり、前記配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができ、そして、これにより必要な配線やトランジスタ等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを短縮することができる有利な構造の素子内蔵型配線フィルムを提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために請求項１の発明は、長尺の絶縁テープもしくは絶縁シート上に微細な配線パターンを形成した配線フィルム上に、前記配線パターンを構成する配線の一部を取り込んでトランジスタ、キャパシタ、抵抗等の素子を構成する材料を含有するインクを用いた塗装プロセスを施すことにより、前記素子を直接且つ一体に形成したことを特徴とする素子内蔵型配線フィルムを提供する。
【００２０】
上記において、絶縁テープもしくは絶縁シートとしては、例えばポリイミド、テフロン（登録商標）、ポリアミドイミド、ガラスエポキシ、エポキシ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のプラスチック材料からなるテープもしくはシートを用いることができる。
【００２１】
この素子内蔵型配線フィルムによれば、上記構成の採用により、特に長尺の絶縁テープもしくは絶縁シート上に微細な配線パターンを形成した配線フィルムを用い、前記配線パターンを構成する配線の一部を取り込んで塗装プロセスを施すことによりトランジスタ、キャパシタ、抵抗等の素子を形成したことにより、素子形成にあたり必要な配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができる。そして、これにより必要な配線やトランジスタ等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを大幅に短縮することができる。
【００２２】
請求項２の発明は、前記塗装プロセスに、絶縁インク、金属ナノ粒子分散インク及びカーボンナノチューブインクを用いて、トランジスタを形成したことを特徴とする請求項１に記載の素子内蔵型配線フィルムを提供する。
【００２３】
上記において、絶縁インクとしては、例えばポリイミド、ポリアミドイミド、エポキシ、テフロン（登録商標）等の樹脂を含有した液状の絶縁インクを用いることができる。また、金属ナノ粒子分散インクとしては、例えば銀、金、銅等の金属のナノ粒子を分散含有した金属ナノ粒子分散インクを用いることができる。
【００２４】
この素子内蔵型配線フィルムによれば、上記効果に加えて、上記構成の採用により、絶縁インク、金属ナノ粒子分散インク及びカーボンナノチューブインクを用いて、塗装プロセスを施すことにより、トランジスタを容易に安価に形成することができる。
【００２５】
請求項３の発明は、前記塗装プロセスに、誘電体インク及び金属ナノ粒子分散インクを用いて、キャパシタを形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルムを提供する。
【００２６】
この素子内蔵型配線フィルムによれば、上記効果に加えて、上記構成の採用により、誘電体インク及び金属ナノ粒子分散インクを用いて、塗装プロセスを施すことにより、前記トランジスタと共にキャパシタを容易に安価に形成することができる。
【００２７】
請求項４の発明は、前記塗装プロセスに、導電性インクを用いて、抵抗を形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルムを提供する。
【００２８】
この素子内蔵型配線フィルムによれば、上記効果に加えて、上記構成の採用により、導電性インクを用いて、塗装プロセスを施すことにより、前記トランジスタと共に抵抗を容易に安価に形成することができる。
【００２９】
請求項５の発明は、前記配線パターンを形成するパターニングプロセスにより、前記配線自体にインダクタを形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルムを提供する。
【００３０】
この素子内蔵型配線フィルムによれば、上記効果に加えて、上記構成の採用により、塗装プロセスを施すことにより形成した前記トランジスタと共に、配線自体にインダクタを効率的に安価に形成することができる。
【発明の効果】
【００３１】
本発明の素子内蔵型配線フィルムによれば、塗装プロセスを用いた印刷技術により必要な配線やトランジスタ等の素子を形成するにあたり、前記配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができ、そして、これにより必要な配線やトランジスタ等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを短縮することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施の形態に係る素子内蔵型配線フィルムの、トランジスタの構造及び製造方法を示す説明図である。
【図２】本発明の他の実施の形態に係る素子内蔵型配線フィルムの、キャパシタの構造及び製造方法を示す説明図である。
【図３】本発明の更に他の実施の形態に係る素子内蔵型配線フィルムの、抵抗の構造及び製造方法を示す説明図である。
【図４】本発明の更に他の実施の形態に係る素子内蔵型配線フィルムの、インダクタの構造及び製造方法を示す説明図である。
【発明を実施するための形態】
【００３３】
以下、本発明の好適な実施の形態を図１〜４に基づいて説明する。
図１は、本発明の一実施の形態に係る素子内蔵型配線フィルムの、トランジスタの構造及び製造方法を示す説明図である。
【００３４】
図１において、まず、（ａ）に示すように、ポリイミドテープからなる長尺の絶縁テープ１上にフォトリソグラフィ技術を用いて銅の微細な配線パターン２（配線幅１０μｍ、配線ピッチ２０μｍ）を形成した、一般にキャリアテープと呼ばれる配線フィルム３を用意する。次いで、（ｂ）に示すように、前記配線フィルム３上に、前記配線パターン２を構成する配線４の一部を利用して、並列に配置された３本の配線４の中央部分にポリイミドインクからなる絶縁インク５を図示しないノズルを用いて滴下し、２００℃程度に加熱して乾燥させることにより、中央の配線４の一部を取り込んだゲート電極Ｇとその上の絶縁層６を形成する。更に、（ｃ）に示すように、露出した状態にある左右の２本の配線４と絶縁層６の一部を覆うように、銀ナノ粒子分散インク７を図示しないノズルを用いて滴下し、加熱焼成することにより、左右の２本の配線４の一部を取り込んだ銀バルクからなるソース電極Ｓ及びドレイン電極Ｄを形成する。最後に、（ｄ）（ｅ）に示すように、ソース電極Ｓ及びドレイン電極Ｄ間にカーボンナノチューブインク８を図示しないノズルを用いて滴下し、２００℃程度に加熱して乾燥させることにより、所望の特性の半導体層９を形成する。これにより、ゲート電極Ｇ、絶縁層６、ソース電極Ｓ、ドレイン電極Ｄ、半導体層９により構成されたトランジスタ１０を、前記配線フィルム３上に直接且つ一体に形成した、素子内蔵型配線フィルム１１を作製した。なお、前記絶縁インク５としては、例えば溶剤としてトリエチレングリコールジメチルエーテルを含有したポリイミドインクを用いたが、これに限定されるものではない。また、前記銀ナノ粒子分散インク７としては、例えば溶剤と共に直径３〜７ｎｍの銀ナノ粒子を分散・含有したペースト状のインクを用いたが、これに限定されるものではない。また、前記カーボンナノチューブインク８としては、例えば市販の株式会社名城ナノカーボン製の、カーボンナノチューブ及び分散液により構成されたインクを用いたが、これに限定されるものではない。なお、図１の（ｅ）は図１の（ｄ）を上から見たものである。
【００３５】
この実施例によれば、長尺の絶縁テープ１上に微細な配線パターン２を形成した配線フィルム３を用い、前記配線パターン２を構成する配線４の一部を取り込んで塗装プロセスを施すことによりトランジスタ１０等の素子を形成したことにより、素子形成にあたり必要な配線の精度を容易に確保することができると共に配線形成に要する時間を短縮することができる。そして、これにより必要な配線やトランジスタ１０等の素子を実装・搭載した半導体デバイスのトータルのタットタイムを大幅に短縮することができる。また、絶縁インク５、銀ナノ粒子分散インク７及びカーボンナノチューブインク８を用いた塗装プロセスを施すことにより、トランジスタ１０を容易に安価に形成することができる。
【００３６】
図２は、本発明の他の実施の形態に係る素子内蔵型配線フィルムの、キャパシタの構造及び製造方法を示す説明図である。
【００３７】
図２においては、まず図１と同じように、上記方法（塗装プロセス）により、前記配線フィルム３上に、前記トランジスタ１０を形成する。そして、図２に示すように、前記配線フィルム３上に、前記配線パターン２を構成する配線４の一部を利用して、並列に配置された２本の配線４のうちベースとなる広幅の配線４上に誘電体インク１２を図示しないノズルを用いて滴下し、２００℃程度に加熱して乾燥させることにより、広幅の配線４の一部を電極として取り込んだ誘電体層１３を形成する。更に、隣接する他の配線４と誘電体層１３を覆うように、銀ナノ粒子分散インク７を図示しないノズルを用いて滴下し、加熱焼成することにより、隣接する他の配線４の一部を電極として取り込んだ銀バルクからなる金属層１４を形成する。これにより、誘電体層１３とその両側の配線４及び金属層１４からなる電極により構成されたキャパシタ１５を、前記トランジスタ１０と共に前記配線フィルム３上に直接且つ一体に形成した、素子内蔵型配線フィルム１１を作製した。なお、前記誘電体インク１２としては、例えばチタン酸バリウム系のフィラーに変性フェノール樹脂をバインダーとして調整されたペースト状のインクを用いたが、これに限定されるものではない。また、前記キャパシタ１５の容量は、図示しないノズルを用いて滴下・塗装した誘電体の誘電率・厚み、広幅の配線４の面積（塗装面積）、銀バルクからなる金属層１４の面積などにより定めることができる。
【００３８】
この実施例によれば、誘電体インク１２及び銀ナノ粒子分散インク７を用いた塗装プロセスを施すことにより、上記効果に加えて、トランジスタ１０と共にキャパシタ１５を容易に安価に形成することができる。また、この実施例によれば、キャパシタ１５の形成によりトランジスタ１０を含む回路のノイズの低減が可能になる。
【００３９】
図３は、本発明の更に他の実施の形態に係る素子内蔵型配線フィルムの、抵抗の構造及び製造方法を示す説明図である。
【００４０】
図３においては、まず図１と同じように、上記方法（塗装プロセス）により、前記配線フィルム３上に、前記トランジスタ１０を形成する。そして、図３に示すように、前記配線フィルム３上に、前記配線パターン２を構成する配線４の一部を利用して、並列に配置された２本の配線４の間に特定の抵抗率を有する導電性インク１６を図示しないノズルを用いて滴下し、２００℃程度に加熱・焼成することにより、バルク抵抗１７を形成する。これにより、前記バルク抵抗１７を前記トランジスタ１０と共に前記配線フィルム３上に直接且つ一体に形成した、素子内蔵型配線フィルム１１を作製した。なお、前記導電性インク１６としては、例えばグラファイト・カーボン系フィラーに変性フェノール樹脂をバインダーとして含有すると共にブチルジグリコール（ＢＤＣ）を溶剤として含有した抵抗ペーストを用いたが、これに限定されるものではない。
【００４１】
この実施例によれば、上記効果に加えて、導電性インク１６を用いた塗装プロセスを施すことにより、トランジスタ１０と共に抵抗１７を容易に安価に形成することができる。また、この実施例によれば、トランジスタ１０と共に抵抗１７を形成することにより、トランジスタ１０の電流・電圧を制御することができ、増幅回路などの形成が容易に可能となる。
【００４２】
図４は、本発明の更に他の実施の形態に係る素子内蔵型配線フィルムの、インダクタの構造及び製造方法を示す説明図である。
【００４３】
図４においては、図１と同じように、上記方法（塗装プロセス）により、前記配線フィルム３上に、前記トランジスタ１０を形成するが、前記配線フィルム３の前記配線パターン２を形成する、フォトリソグラフィ技術を利用したパターニングプロセスにより、前記配線パターン２を構成する配線４の一部を図４に示すようにコイル状又はジグザグ形状に形成（パターニング）することにより、前記配線４自体にコイル状のインダクタ１８を形成し、前記インダクタ１８を前記トランジスタ１０と共に前記配線フィルム３上に直接且つ一体に形成した、素子内蔵型配線フィルム１１を作製した。なお、インダクタ１８の大きさは、例えばインダクタ１８をコイル状に形成（パターニング）した場合には、コイルの巻き数やコイルの長さにより定めることができる。
【００４４】
この実施例によれば、上記効果に加えて、塗装プロセスにより形成したトランジスタ１０と共に、配線パターン２のパターニングプロセスにより、配線自体にインダクタ１８を効率的に安価に形成することができる。また、この実施例によれば、トランジスタ１０と共にインダクタ１８を形成することにより、トランジスタ１０による増幅回路の周波数変調などが可能になる。
【００４５】
また、図１〜４の実施例によれば、シリコンウエハプロセスを用いなくてよいことは勿論であるが、個別にトランジスタ、キャパシタ、抵抗等の素子をチップにて形成した場合と比較して、チップマウンタやリフロー装置等の専用装置が不要となることから、半導体デバイスのトータルのタットタイムを短縮することができると共に、トランジスタ等の半導体素子を実装・搭載した半導体デバイスを安価に作製・提供することができる。
【００４６】
本発明は、以上の実施の形態の限定されることなく、その発明の範囲において種々の改変が可能であることは勿論である。例えば、上記のようにトランジスタを形成した配線フィルム上に、キャパシタ、抵抗、インダクタのうち２つ以上を一緒に形成して、所望の電気回路を構成した、素子内蔵型配線フィルム１１を作製することは当然可能である。また、通常ロール巻き状態から引き出して取り扱われる上記絶縁テープに代えて、定尺の面積の大きな絶縁シートを用いることも当然可能である。
【符号の説明】
【００４７】
１ 絶縁テープ
２ 配線パターン
３ 配線フィルム
４ 配線
５ 絶縁インク
６ 絶縁層
７ 銀ナノ粒子分散インク
Ｇ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
８ カーボンナノチューブインク
９ 半導体層
１０ トランジスタ
１１ 素子内蔵型配線フィルム
１２ 誘電体インク
１３ 誘電体層
１４ 金属層
１５ キャパシタ
１６ 導電性インク
１７ バルク抵抗
１８ インダクタ
【特許請求の範囲】
【請求項１】
長尺の絶縁テープもしくは絶縁シート上に微細な配線パターンを形成した配線フィルム上に、前記配線パターンを構成する配線の一部を取り込んでトランジスタ、キャパシタ、抵抗等の素子を構成する材料を含有するインクを用いた塗装プロセスを施すことにより、前記素子を直接且つ一体に形成したことを特徴とする素子内蔵型配線フィルム。
【請求項２】
前記塗装プロセスに、絶縁インク、金属ナノ粒子分散インク及びカーボンナノチューブインクを用いて、トランジスタを形成したことを特徴とする請求項１に記載の素子内蔵型配線フィルム。
【請求項３】
前記塗装プロセスに、誘電体インク及び金属ナノ粒子分散インクを用いて、キャパシタを形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルム。
【請求項４】
前記塗装プロセスに、導電性インクを用いて、抵抗を形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルム。
【請求項５】
前記配線パターンを形成するパターニングプロセスにより、前記配線自体にインダクタを形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルム。
【請求項１】
長尺の絶縁テープもしくは絶縁シート上に微細な配線パターンを形成した配線フィルム上に、前記配線パターンを構成する配線の一部を取り込んでトランジスタ、キャパシタ、抵抗等の素子を構成する材料を含有するインクを用いた塗装プロセスを施すことにより、前記素子を直接且つ一体に形成したことを特徴とする素子内蔵型配線フィルム。
【請求項２】
前記塗装プロセスに、絶縁インク、金属ナノ粒子分散インク及びカーボンナノチューブインクを用いて、トランジスタを形成したことを特徴とする請求項１に記載の素子内蔵型配線フィルム。
【請求項３】
前記塗装プロセスに、誘電体インク及び金属ナノ粒子分散インクを用いて、キャパシタを形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルム。
【請求項４】
前記塗装プロセスに、導電性インクを用いて、抵抗を形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルム。
【請求項５】
前記配線パターンを形成するパターニングプロセスにより、前記配線自体にインダクタを形成したことを特徴とする請求項２に記載の素子内蔵型配線フィルム。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−２９２６７（Ｐ２０１１−２９２６７Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７１２４５（Ｐ２００９−１７１２４５）
【出願日】平成２１年７月２２日（２００９．７．２２）
【出願人】（５０８１９６４９４）日立電線フィルムデバイス株式会社 (14)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２２日（２００９．７．２２）
【出願人】（５０８１９６４９４）日立電線フィルムデバイス株式会社 (14)
【Ｆターム（参考）】
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