【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】内部接続端子にクラックを生じさせない、信頼性を高めたパッケージの製造方法を提供する。
【解決手段】電極パッドを有する半導体集積回路を含む半導体チップが複数配置された半導体基板と、半導体基板上の再配線層とを有する半導体装置の製造方法であって、半導体集積回路の領域の間に位置するスクライブ領域の中に溝部を加工するため、溝部以外の領域を保護する保護マスクを半導体基板に張り付ける、保護マスク張り付け工程（Ｓ１０１）と、溝部を加工する溝部加工工程（Ｓ１０２）と、保護マスクを第１絶縁層の形成のためのスクリーンマスクとして使用して、溝部を覆うように第１絶縁層を形成する、第１絶縁層形成工程（Ｓ１０３）とを有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】半導体装置を含む電子装置の製造コストの増大を抑制可能であり、かつ、低誘電体膜の損傷を防止可能な電子装置の切断方法を提供すること。
【解決手段】本電子装置の切断方法は、基板上に複数の絶縁層及び複数の配線層が積層されている電子装置を準備する第１工程と、ブラスト処理を含む工程により、前記電子装置の切断可能領域に存在する全配線層及び全絶縁層を除去して前記基板を露出させる第２工程と、前記切断可能領域に露出する前記基板をブレードにより切断する第３工程と、を有する。 （もっと読む）

【課題】 貫通穴の開口寸法が小さく小型化や微細化を容易にでき、貫通穴全体の金属層形成速度を向上する事が容易で、金属層形成工程に要する時間を短縮する事が容易な貫通穴形状を構成した半導体装置を提供することを目的とする。
【解決手段】 基板の表面と裏面とを接続する貫通穴内に金属層を設けた半導体装置において、貫通穴側壁に表面と裏面とを結ぶ向きに複数の突起を設けた事を特徴とする。 （もっと読む）

【課題】層間絶縁膜を備えた半導体装置において、膜剥がれの発生及びリークパスの形成を抑制する。
【解決手段】半導体装置は、複数の空孔を含む層間絶縁膜１６を備えている。層間絶縁膜１６は、単層構造の膜である。層間絶縁膜１６における、下面領域に含まれる空孔の空孔径及び上面領域に含まれる空孔の空孔径は、上面領域と下面領域との間に介在する中央領域に含まれる空孔の空孔径よりも小さい。 （もっと読む）

【課題】少ない工程数で樹脂コア及び樹脂保護膜を精度良く形成する。
【解決手段】電極パッド２が形成された基板（半導体基板１）上に、電極パッド２を露出させる開口３ａを有する保護絶縁膜３を形成した後、感光性樹脂膜４を形成する。感光性樹脂膜４を多階調マスク５を用いて露光した後で現像する。この現像により、感光性樹脂膜４により構成される樹脂保護膜７と、樹脂保護膜７よりも厚膜の感光性樹脂膜４のパターンにより構成される樹脂コア６と、を一度に形成する。次に、樹脂コア６上から電極パッド２上に亘って配線８を形成する。 （もっと読む）

システム及び方法が、電圧切り換え可能な誘電体材料に１つ以上の材料を付着させることを含む。特定の態様では、電圧切り換え可能な誘電体材料が、導電バックプレーン上に配置される。いくつかの実施形態では、電圧切り換え可能な誘電体材料が、付着に関する特性電圧が相違する複数の領域を含む。いくつかの実施形態は、マスキングを含み、取り除くことが可能なコンタクトマスクの使用を含むことができる。特定の実施形態は、電気グラフトを含む。いくつかの実施形態は、２つの層の間に配置される中間層を含む。 （もっと読む）

【課題】ＣＭＰの処理時間を短縮する。
【解決手段】基板製造方法は、基板上に絶縁層を形成する工程と、絶縁層上に第１のマスクを形成する工程と、第１のマスクを介して絶縁層をエッチングすることにより絶縁層に溝を形成する工程と、第１のマスクを除去する工程と、絶縁層上及び溝の表面に第１の金属層を形成する工程と、溝の内部及び上方に第２のマスクを形成する工程と、第１の金属層上及び第２のマスクの表面に第２の金属層を形成する工程と、第２のマスク及び第２のマスクの表面に形成された第２の金属層を除去する工程と、溝の上方が開口された第３のマスクを第２の金属層上に形成する工程と、溝の内部及び上方に第３の金属層を電界めっきにより形成する工程と、第３のマスクを除去する工程と、第３の金属層を化学機械研磨により平坦化する工程と、を備える。 （もっと読む）

【課題】温度が上昇するほど電子又はホールの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板中のＰウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｐウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層２０を備えたＮ型の絶縁ゲート型電界効果トランジスタＮ１と、半導体基板中のＮウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｎウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層３０を備えたＰ型の絶縁ゲート型電界効果トランジスタＰ１とを具備する。 （もっと読む）

【課題】製造工程の複雑化と製造コストの高価格化を招くことなく、多層電極間の接続を容易に行うことが可能な電極基板の製造方法、電極基板、及び薄膜トランジスタを提供する。
【解決手段】下地層の上に、下層電極、層間絶縁膜、上層電極がこの順番で積層され、下層電極と上層電極とが層間絶縁膜に形成された開口部を介して電気的に接続された電極基板の製造方法であって、下地層の上に、電極材料を含有する溶液を塗布した後、乾燥させて下層電極を形成する工程と、下層電極が形成された下地層の上に、開口部を有する層間絶縁膜を形成する工程と、開口部に溶液の溶媒を滴下し、開口部に位置する下層電極を溶解した後、乾燥させることにより、電極材料を開口部の内壁に沿ってコーヒーステイン形状に形成する工程と、電極材料が開口部の内壁に沿ってコーヒーステイン形状に形成された層間絶縁膜の上に上層電極を形成する工程と、を有する。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

【課題】高密度のカーボンナノチューブを容易に配線に用いることができる半導体装置の製造方法を提供する。
【解決手段】絶縁膜７にビアホール９を形成し、ビアホール９内及び絶縁膜７上に触媒部１２を形成する。絶縁膜７上の触媒部１２を不活化し、ビアホール９内の触媒部１２を起点としてビアホール９内にカーボンナノチューブを成長させる。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの面積を減少させる。
【解決手段】半導体装置は、基板上のメモリセル領域内に設けられた第１活性領域と、第１活性領域と素子分離により分離され、第１活性領域内よりもメモリセル領域の中心に近い位置に設けられた第２活性領域と、第１活性領域を横断する第１ゲート電極と、第１ゲート電極と離間し、第１活性領域および第２活性領域を横断する第２ゲート電極と、第１活性領域で、第１ゲート電極と第２ゲート電極との間の第１ドレイン部と、第２活性領域で、第２ゲート電極の第１ドレイン部側の第２ドレイン部と、第１ドレイン部と第２ドレイン部とを接続する第１配線と、第１ゲート電極および第２ゲート電極と離間し、端部が第１ゲート電極の第２活性領域側の端部と対向する第３ゲート電極と、第２ドレイン部と第３ゲート電極とを接続する第２配線とを備え、第３ゲート電極の上面と第２配線の上面はほぼ同じ高さに形成されている。 （もっと読む）

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

【課題】保守作業を簡易化してエッチング処理の効率を向上させることが可能なエッチング処理装置を提供する。
【解決手段】エッチング液を収納するエッチング槽１２と、エッチング槽１２に接続される駆動部２０、２２、２４と、駆動部の駆動部材の少なくとも一部に洗浄水を供給する洗浄部２８、３４とを備える。また、ひとつの実施形態で駆動部２０、２２、２４は、エッチング液を揺動させる揺動機構の揺動軸３６であり、前記揺動軸３６は軸受けプレート３５に覆われており、前記洗浄部２８、３４が、前記軸受けプレート２５の内部に前記洗浄水を供給する。 （もっと読む）

【課題】側壁転写プロセスにより複数層に形成された配線層を有する電子部品を簡便且つ安価な方法で得ること。
【解決手段】パターン２７の側壁に沿った閉ループを有する側壁膜３０を形成し、このパターン２７を除去して前記側壁膜３０を残存させた後この側壁膜３０をマスクとして下地材料を選択的に除去する側壁転写プロセスを用いて下層配線層２１を形成する第１の工程と、前記下層配線層２１の上層に、前記側壁転写プロセスを用いて１層以上の上層配線層４１，５１を他の層２２，２３，２４，４２，４３，４４を介して形成する第２の工程と、前記下層配線層２１および前記上層配線層４１，５１のそれぞれを切断するエッチングを一括で行うことにより、前記下層配線層２１と前記上層配線層４１，５１に対して閉ループカットを施す第３の工程と、を含む。 （もっと読む）

【課題】パターニングされた段階化キャップ層の表面上に配される少なくとも１つのパターニングされ且つ硬化されたｌｏｗ−ｋ物質を含む配線構造を提供する。
【解決手段】少なくとも１つの硬化され且つパターニングされたｌｏｗ−ｋ物質およびパターニングされた段階化キャップ層は、その中に組み込まれる導電的充填領域を各々有する。パターニングされ且つ硬化されたｌｏｗ−ｋ物質は、１つ以上の酸感受性イメージング可能基を有する機能性ポリマー、コポリマー、あるいは少なくとも２種の任意の組み合わせのポリマー類もしくはコポリマー類またはその両方を含むブレンドの硬化生成物であり、段階化キャップ層はバリア領域として機能する下部領域および恒久的な反射防止膜の反射防止特性を有する上部領域を含む。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】半導体装置のパターン構造物及び半導体装置のパターン構造物の形成方法を提供すること。
【解決手段】半導体装置のパターン構造物は、延長ラインと延長ラインの端部に連結されるパッドとを具備する。パッドは、延長ラインの幅より広い幅を有することができる。パッドは、パッドの側部から延長する突出部を含むことができる。パターン構造物は、単純化された工程を通じて製造されることができ、微細パターンとパッドを含む多様な半導体装置に適用することができる。 （もっと読む）

【課題】高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置において、この不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置を提供する。
【解決手段】ビット線ＢＬのいずれかに接続される複数のビット線コンタクトＢＣと、ワード線ＷＬに接続される複数のワード線コンタクトＷＣと、を備え、ビット線コンタクトＢＣとワード線コンタクトＷＣは、複数のメモリ層の形成位置に対応するコンタクト層を貫通して形成される複数のコンタクト部８１〜８３と、高さ方向に隣接するコンタクト部８１〜８３間を接続する接続配線部４１−１，４１−２と、を有し、接続配線部４１−１，４１−２は、ビット線コンタクトＢＣとワード線コンタクトＷＣとで同じ高さのコンタクト層に形成される。 （もっと読む）