【課題】製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供する。
【解決手段】被加工材であるシリコン酸化膜２３上に、パターニングされた芯材３１ａとなるアンドープ多結晶シリコン膜３１を形成する工程と、アンドープ多結晶シリコン膜３１をスリミングして芯材３１ａとする工程と、芯材３１ａの側面及び上面、並びにシリコン酸化膜２３の上面を被うように、シリコン酸化膜２３と同じシリコン酸化膜にボロンが導入されたＢドープ多結晶シリコン膜３４を形成する工程と、芯材３１ａ及びシリコン酸化膜２３の上面のＢドープ多結晶シリコン膜３４を除去し、芯材３１ａの側面にＢドープ多結晶シリコン膜３４からなる側壁マスク膜３４ａを形成する工程と、芯材３１ａを除去する工程と、側壁マスク膜３４ａをマスクとしてシリコン酸化膜２３をエッチング加工する工程とを備える。 （もっと読む）

【課題】接続導体との間のはんだ接合部の信頼性を確保する。
【解決手段】ジンケート法による無電解めっき法を用いて、半導体チップ１の表面側のＡｌ電極３の上にＮｉめっき層５が形成される。Ａｌ電極３の上には、選択的にＮｉめっき層５が析出されるため、周辺耐圧構造４部分には、Ｎｉめっき層５は形成されない。また、形成されるＮｉめっき層５は、所定の厚さに均一に形成することができる。続いて、Ｎｉめっき層５の上にＡｕめっき層６が形成される。無電解めっき法を用いることによって、Ａｕめっき層６もＮｉめっき層５と同様に、Ｎｉめっき層５の上に選択的、かつ均一に形成される。 （もっと読む）

【課題】ホール形状を垂直として微細化を図ることができるとともに、従来に比べて工程数を削減することができ、生産性の向上を図ることのできる半導体装置の製造方法を提供する。
【解決手段】基板にホールを形成するホール形成工程と、前記ホール内にポリイミド膜を形成するポリイミド膜形成工程と、前記基板を、前記ホール内の側壁部の前記ポリイミド膜を覆うマスクを使用せずに異方性エッチングして、前記ホール内の側壁部の前記ポリイミド膜を残したまま、前記ホール内の底部の前記ポリイミド膜の少なくとも一部を除去して貫通させるプラズマエッチング工程と、前記ホール内に導体金属を充填する導体金属充填工程とを具備した半導体装置の製造方法。 （もっと読む）

【課題】基板上に形成された配線用パターンの底部までＣｕ埋め込みが可能な基板の配線方法を提供する。
【解決手段】真空状態に保持された処理容器１００内にて配線用パターンが形成された基板を配線する方法であって、ウエハ上の配線用パターンを所望のクリーニングガスにより洗浄する前工程と、前工程後、クラスタ化された金属ガス（金属ガスクラスタＣｇ）を用いて配線用パターン内に金属ナノ粒子を埋め込む埋め込み工程と、を含むことを特徴とする基板の配線方法が提供される。 （もっと読む）

【課題】簡便に半導体集積回路を小領域に電気的に分離する。
【解決手段】厚さが１５０〜６００μｍ程度のＩｎＰ基板、ＧａＡｓ基板等の化合物半導体基板１の表面に半導体集積回路２を形成し、化合物半導体基板１の裏面（半導体集積回路２が形成された表面とは反対側の面）に、直角に交わっている複数の切込溝３を設け、半導体集積回路２の表面から切込溝３の底面までの距離を５０〜１５０μｍとし、切込溝３内にＡｕ等の金属４を埋め込み、金属４を化合物半導体基板１の裏面全面にも設ける。 （もっと読む）

【課題】リーク電流が低く、電界効果移動度が高いなどの優れた特性を有するＴＦＴを備え、駆動回路を内蔵して部材点数を減らすことが可能な半導体装置において、駆動回路内部における腐食などの発生を防止する。
【解決手段】本発明の半導体装置においては、駆動回路を内蔵したＴＦＴアレイ基板１００に、ゲート電極２と、ゲート絶縁膜３と、結晶性半導体部分を含んでチャネル領域４ｃが形成される半導体層４と、チャネル領域４ｃを保護するチャネル保護膜５と、半導体層４に接続されたソース電極６及びドレイン電極７を備えたＴＦＴ、並びに、ゲート電極２と同層に形成された配線層２ａとソース電極６と同層に形成された配線層６ａを駆動回路内部においてコンタクトホール１３を介し直接接触させて接続させる配線変換部１２を備えるものである。 （もっと読む）

【課題】複雑な工程を経ることなく、テトラチアフルバレン誘導体と電子受容性化合物とを積層させるだけで、簡便かつ高電気伝導度を有する積層膜を提供する。
【解決手段】一般式(Ｉ)で表されるテトラチアフルバレン誘導体と電子受容性化合物の積層膜


（式（Ｉ）中、Xは炭素原子または硫黄原子または窒素原子から選択される原子であり同一でも異なっていても良い。Xに炭素原子及び窒素原子が選択される場合においてＲ_１〜Ｒ₁₆は水素原子、ハロゲン原子、置換および無置換のアルキル基またはアルコシキ基またはチオアルコキシ基から選択される基であり同一でも異なっていても良い。）。 （もっと読む）

【課題】電子回路とＭＥＭＳとを一般的な半導体製造技術を用いて一体化することができる半導体集積回路装置を提供する。
【解決手段】半導体基板内に設けられた電子回路と、電子回路が設けられた領域とは別の領域に設けられ少なくとも圧電体を含むＭＥＭＳを備える。電子回路の上部には多層の層間絶縁膜と、これら層間絶縁膜の所定領域に形成されたビアホールと、ビアホールに形成された第１金属プラグ、第２金属プラグ、第３金属プラグ、第４金属プラグを備える。ＭＥＭＳの上部には多層の層間絶縁膜とほぼ同じ厚みを有する堆積膜を備え、堆積膜はＭＥＭＳの構造体の一部となる。 （もっと読む）

【課題】半導体装置の微細化に対処しうる、製造が容易で安価な低コンタクト抵抗の半導体装置およびその製造方法を得る。
【解決手段】Ｓｉ基板(１)上の不純物領域(７)を覆うように層間絶縁膜(８)が形成され、その層間絶縁膜（８）には、層間絶縁膜（８）を貫通して不純物領域（７）を掘り込むようにコンタクトホール（９）が形成されている。コンタクトホール（９）内には、金属膜（１０）、バリア層（１１）、金属シリサイド（１２）およびソース、ドレイン配線（１４）が形成されている。ソース、ドレイン配線（１４）は、タングステンから形成されている。 （もっと読む）

【課題】スループットを短縮し、所望の回路パターンを形成することが可能な半導体回路パターンの形成方法を提供する。
【解決手段】半導体基板上に被エッチング膜を形成し、この被エッチング膜上に現像液溶解性膜を形成する。次に、現像液溶解性膜上にフォトレジスト膜を形成し、フォトマスクを介してフォトレジスト膜を露光する。さらに、現像液を用いてフォトレジスト膜を現像する。この工程では、フォトレジストパターンの下側の現像液溶解性膜を、アンダーカット状の残存部分を残すように溶解させる。次に、フォトレジスト膜を覆うように耐エッチング膜を形成したのち、フォトレジスト膜を除去することにより、被エッチング膜上に、フォトレジスト膜の開口部に対応する耐エッチング膜のパターンを形成するリフトオフ工程を行う。その後、現像液溶解性膜と耐エッチング膜とをマスクとして、被エッチング膜をエッチングする。 （もっと読む）

【課題】エッジ配線を用いた３次元半導体集積回路の製造方法を提供する。
【解決手段】３次元半導体集積回路の製造方法は、第１の半導体チップ１０の少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第１の配線１４を形成する工程と、第２の半導体チップ２０の少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第２の配線２４を形成する工程と、第１及び第２の配線１４，２４の位置に基づき第１の半導体チップ１０と第２の半導体チップ２０とを積層することにより、第１の配線１４と第２の配線２４とを導通させる工程と、を含む。 （もっと読む）

【課題】 インクジェット法などの印刷手法によって、微細なパターン状ポリイミド膜を形成する方法を提供すること。さらに、容易な表面処理方法でインクジェット印刷に適した均一な基板表面を形成することができ、結果として所望のパターンのポリイミド膜が得られる塗膜形成方法を提供すること。
【解決手段】反応性の有機基を有するシランカップリング剤（Ａ）、パーフルオロアルキル基あるいはポリシロキサン基から選ばれる基を少なくとも１つ有するシランカップリング剤（Ｂ）及びカチオン性有機基を有するシランカップリング剤（Ｃ）からなる群から選ばれる少なくとも１種を含有する表面処理剤を用いて、基板上に前記表面処理膜を形成する工程、その後に、アミド酸誘導体及びそのイミド化物から選ばれる少なくとも１種の化合物を含有するインクジェットインクを前記表面処理膜上にインクジェット塗布方法によりパターン状に形成する工程、を有する、パターン状ポリイミド膜の形成方法。 （もっと読む）

【課題】ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のＭＩＭ容量素子を得る。
【解決手段】半導体基板２上に、下部電極４−容量絶縁膜５−上部電極６からなるＭＩＭ容量素子１を有する半導体装置であって、上部電極４を構成する上部電極用金属膜は容量絶縁膜５との界面が、有機金属気相成長法（ＭＯＣＶＤ）によりプラズマを用いないで堆積したアモルファス状のＴｉＮ膜などの金属窒化膜で構成されている。 （もっと読む）

本発明は、少なくとも２つの異なる方向に沿って伸びる電気接続を含む電子デバイスであって、前記接続は本質的にカーボンナノチューブの束（CNT）（8）を用いて形成され、少なくとも２つのCNT束は、第１方向に沿った軸を有する部分（8ａ）と、第２方向に沿って方向転換された軸を有する部分（8ｂ）とを含み、前記CNT束間の接続は前記少なくとも２つの束の一部分（8ｂ）の重なりによって達成され、接続ライン（4）を形成する、電子デバイスに関する。
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【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】工程時間を短縮し、平坦度(又は、ボンディングの均一性)を高め、絶縁層(絶縁基板)とチップとの間の接着力が向上したパッケージおよびその製造方法を提供することを目的とする。
【解決手段】本発明のパッケージは、パターニング層上に形成された第１導電層と、前記パターニング層上に前記第１導電層を埋め込むように形成された絶縁層と、前記絶縁層の外面に形成された第２導電層と、前記第１導電層と第２導電層とを電気的に接続するように前記絶縁層の内部に形成された第３導電層とを含むことを特徴とする。 （もっと読む）

【課題】層間絶縁膜を除去するエッチング中に、異常エッチングを防止する。エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止する。
【解決手段】半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。ガードリングとコンタクトプラグは、同一の導電材料から構成される。 （もっと読む）

【課題】従来例に比べて結合容量が低下し、さらに機械的または電気的特性を向上させた導体トラック間のエアギャップの製造方法を提供する。
【解決手段】基材１、２と、少なくとも２つの導体トラック４と、空洞６と、導体トラック４を覆い、空洞６を塞ぐレジスト層５とを含む、導体トラック配列とする。導体トラック４の幅Ｂ１よりも小さい幅Ｂ２のキャリアトラックＴＢを形成することにより、結合容量と信号遅延を低減するためのエアギャップが、導体トラック４の下にその側面に沿ってセルフアライン技術により形成される。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】生産性に優れたパターン形成方法及びパターン形成装置を提供することを目的とする。
【解決手段】被加工膜上の第１の領域に第１のパターン被覆率である第１のパターンを形成する工程と、第１の領域とは異なる被加工膜上の第２の領域に第２のパターン被覆率である第２のパターンを形成する工程と、を含む。第２のパターンを形成する工程は、ブロックコポリマー含有膜またはポリマー混合膜からなる第２の膜を被加工膜上に形成する工程と、第２の膜を自己組織化する工程と、自己組織化された第２の膜に含有される複数種のポリマーを、少なくとも１種類のポリマーを残すように選択的に除去することにより、第２のパターン被覆率を第１のパターン被覆率に近づけるように第２のパターンを第２の領域に形成する工程と、を有する。 （もっと読む）