【課題】良好な電気絶縁性、及び半導体材料との良好な適合性を有する電子デバイス用の誘電体材料を提供することである。
【解決手段】電子デバイスは、（ａ）半導体層と、（ｂ）低ｋ誘電体ポリマー及び高ｋ誘電体ポリマーを含む誘電体構造物と、を含み、半導体層に最も近い誘電体構造物の領域において、低ｋ誘電体ポリマーは、高ｋ誘電体ポリマーよりも低濃度であることを特徴とする。また、半導体層に最も近い誘電体構造物の領域において、低ｋ誘電体ポリマーは、約４０〜約１０重量％の範囲の濃度であり、高ｋ誘電体ポリマーは、約６０〜約９０％重量の範囲の濃度であることが好ましい。 （もっと読む）

【課題】２つの容量素子の容量の相対値が設計値から大きくずれることを抑制する。
【解決手段】第１容量素子２００及び第２容量素子３００は、同一層に形成されている。平面視において、第１容量素子２００の中心を通る直線（例えば図１における点線）に沿ってみた場合に、第１容量素子２００及び第２容量素子３００は互いに交互に位置する平面形状を有している。第１容量素子２００及び第２容量素子３００は、それぞれ一つの容量素子であり、複数の容量素子を配線によって並列に接続した容量素子ではない。 （もっと読む）

【課題】キャパシタの静電容量を大きくすることができると共に、基板上で占めるキャパシタとインダクタの面積を小さくすることができる半導体装置を提供することである。
【解決手段】本発明にかかる半導体装置は、第１の配線３と、第１の配線３上に配置され、第１の配線３に対応する場所に凹部を有する層間絶縁膜２と、層間絶縁膜２の凹部に配置された第２の配線４と、を有する。そして、第１の配線３と第２の配線４と第１の配線３及び第２の配線４の間にある絶縁膜とがキャパシタを構成する。また、第１の配線３と第２の配線４の少なくとも一方がインダクタを構成する。 （もっと読む）

【課題】容量素子を構成する電極を積層方向に伸ばすことができ、かつ配線の引き回しに制約が生じることを抑制できる半導体装置を提供する。
【解決手段】第１コンタクト２０２及び第２コンタクト２２２は、素子分離膜１０２上に位置しており、互いに対向しており、水平方向の長さが高さより長い。第１導電パターン２０４は第１コンタクト２０２上に位置し、少なくとも一層の配線層に形成されている。第２導電パターン２２４は第２コンタクト２２２上に位置し、第１導電パターン２０４に対向している。配線４００は、第１導電パターン２０４及び第２導電パターン２２４より上に位置する上層の配線層に形成されており、第１導電パターン２０４及び第２導電パターン２２４の上方に位置する領域に位置している。 （もっと読む）

【課題】オンチップアンテナ構造においてキャパシタをチップ上に作り込んだ際に最適な通信特性が得られる、半導体装置を提供する。
【解決手段】基板１０上にループ形状からなるループ部分４０ａを有したアンテナ４０を備える半導体装置１である。ループ部分４０ａの根元に、アンテナ４０に対して並列に接続される第１のキャパシタＣ１が設けられる。そして、アンテナ４０は、ループ部分４０ａに接続される直線部分４０ｂを含み、直線部分４０ｂに対して直列に接続される第２のキャパシタＣ２を備える。 （もっと読む）

【課題】本発明は、比誘電率が１０以上のhigh-k材料から構成されるＭＩＭキャパシタの高誘電率膜がトランジスタや配線の設けられる箇所に形成されない半導体装置を容易に製造できる方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上に下地電極を形成する工程と、前記下地電極上にフォトレジストを塗布する工程と、前記下地電極の外周部より中央側において前記フォトレジストに開口部を形成する工程と、比誘電率が１０以上のhigh-k材料から構成される高誘電率膜を成膜する工程と、前記下地電極の外周部より中央側に前記高誘電率膜が残るように、リフトオフを行なう工程と、前記リフトオフにより残された前記高誘電率膜上に上地電極を形成する工程と、を備えることを特徴とするものである。 （もっと読む）

【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（２００）は、集積回路の第１のパターニングされた金属層に形成された分配グリッド（２２６）と、分配グリッドに接続され、分配グリッドから離れる方に第１の方向に沿って延在する第１の縦方向導電性フィラメント（２０２）とを含む。第２の縦方向導電性フィラメント（２０３）は、分配グリッドに接続され、反対方向に延在する。第１のグリッドプレート（２２５）および第２のグリッドプレート（２２４）は、第１のパターニングされた金属層の上および下に形成される。グリッドプレートは、第１のおよび第２の縦方向導電性フィラメントを包囲する。分配グリッド、第１の縦方向導電性フィラメント、および第２の縦方向導電性フィラメントは、キャパシタの第１のノードに接続され、かつ第１のノードの一部分を形成し、第１のグリッドプレートおよび第２のグリッドプレートは、キャパシタの第２のノードに接続され、かつ第２のノードの一部分を形成する。
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【課題】製造安定性に優れ、接触抵抗の低減を図ることができる半導体装置およびこの半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、上層配線１２と、下層配線１１と、上層配線１２および下層配線１１間に配置された絶縁層２２〜２４と、絶縁層２２〜２４中に形成されて上層配線１２および下層配線１１を接続する接続部１３と、絶縁層２４中に配置されて、接続部１３に接続される導電層を有する素子１４とを有する。接続部１３は、下層配線１１上および素子１４の前記導電層の端部上にわたって配置され、接続部１３は、下層配線１１上面、素子１４の導電層の端部の上面および側面に接触している。 （もっと読む）

【課題】製造コストの増大と製品の納入遅延の問題を防止するために、素子の形成後に素子の特性値を変更することが可能な構成を提供することを目的とする
【解決手段】複数のダイオードを直列接続する。そして、前記複数のダイオードの一部を配線で短絡させることにより機能しない状態とさせておく。具体的には、ダイオードと配線とを並列接続させる。ダイオードと配線とを並列接続することによって、配線に優先的に電流が流れるので、ダイオードが存在しないものとみなせる。そして、配線の一部を切断することによって、切断されていた配線と並列接続されたダイオードが機能する状態となる。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成する第１の複数の導電性交差部（１０２，１０４）と、ＩＣの金属層に形成された第２の複数の導電性交差部（１０８，１１０）とを有する。第２の複数の導電性交差部の導電性交差部は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードに容量結合する。
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【課題】同一種のチップ間で、容量値にばらつきの少ない容量を形成できる技術を提供する。
【解決手段】配線Ｍ１Ａ、Ｍ２Ａ、Ｍ３Ａ、Ｍ４Ａを容量電極の一方とし、配線Ｍ１Ｂ、Ｍ２Ｂ、Ｍ３Ｂ、Ｍ４Ｂを容量電極の他方とし、層間絶縁膜９、１３、１６、１９を容量絶縁膜とするフリンジ容量において、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂの配置ピッチＬＰは、これらの配線のうちの最も配線幅の大きい配線Ｍ４Ａ、Ｍ４Ｂの配置ピッチに合わせる。配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１は、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの配線幅ＬＷより大きく、かつ最小加工寸法の１．３倍〜３倍程度、好ましくは２倍〜３倍程度とする。 （もっと読む）

【課題】 絶縁特性およびリーク電流特性の劣化を防止する効果が充分に得られる薄膜ＭＩＭキャパシタを提案するとともに、その薄膜ＭＩＭキャパシタを製造する方法を提案する。
【解決手段】 薄膜ＭＩＭキャパシタ１は、基板２の上に下部電極３、卑金属薄膜４、誘電体薄膜５および上部電極６が順次積層されている。卑金属薄膜４、誘電体薄膜５および上部電極６は略同じ面積に形成されており、下部電極３は外部との接続部分を形成するために他の薄膜と異なる形状となっている。卑金属薄膜４、誘電体薄膜５および上部電極６の側面は卑金属薄膜４と同じ金属原子を含む卑金属酸化物７で覆われている。 （もっと読む）

【課題】メモリセル面積を拡大させることなく、メモリセルにおける単位面積あたりの容量値を増やした半導体記憶装置を実現する。
【解決手段】メモリセル１００は、トランジスタ１０１と、メモリ素子１０４と、第１の容量１０２と、第２の容量１０３と、を有する。第１の容量１０２は、トランジスタ１０１を構成する半導体膜１０８、ゲート絶縁膜１１４およびゲート電極１０９で構成され、トランジスタ１０１と同時に形成される。第２の容量１０３は、メモリ素子１０４を構成する電極１０７ならびに電極１０７上に形成した絶縁膜１１３および電極１１１から構成される。また、第２の容量１０３は、第１の容量１０２の直上に形成する。このように、メモリ素子１０４と並列に接続する、第１の容量１０２および第２の容量１０３を形成する。 （もっと読む）

【課題】層間絶縁膜に開口した凹部の底部及び側壁から層間絶縁膜上面にかけて形成した導電膜を、導電膜形成後の凹部内に保護絶縁膜を形成すること無しに層間絶縁膜上面の導電膜のみを選択的に除去する方法を提供する。
【解決手段】導電膜のドライエッチングに際して、その最中に前記凹部内の開口部近傍にデポジション膜が形成されるようにエッチング条件を選択して行う。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】上部電極からの電流リークを抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体底部構造部３０と、下部電極配線４１と、下部電極５１と、誘電体膜６１と、上部電極７１とを有する。下部電極配線４１は半導体底部構造部３０上に設けられている。下部電極５１は、下部電極配線４１上に設けられている。誘電体膜６１は、下部電極５１上に設けられている。上部電極７１は、下部電極５１と電気的に絶縁され、誘電体膜６１の一部の上に設けられている。下部電極５１は、下部電極５１の下部電極配線４１に面する面ＳＢ上において下部電極配線４１と電気的に接続されている。 （もっと読む）

【課題】電力損失が小さく、しかも大面積を必要としないキャパシタを得る。
【解決手段】ラインアンドスペース構造の配線に金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用することで、寄生抵抗が小さく、かつ小面積のキャパシタを得る。ｘ方向に延在し、ＡｌやＣｕ等の金属から成る配線３が、ｙ方向に所定間隔で複数並んで、ラインアンドスペース構造４を構成している。ラインアンドスペース構造は、シリコン基板１上に形成されている。また、シリコン基板１上には、シリコン酸化膜等から成る絶縁膜２が形成されており、隣接する配線３同士は、絶縁膜２によって互いに電気的に分離されている。 （もっと読む）

【課題】キャパシタを備えた半導体装置とその製造方法において、キャパシタの品質を向上させること。
【解決手段】第１の導電膜１９、誘電体膜２０、及び第２の導電膜２１をこの順に形成する工程と、第２の導電膜２１をパターニングして、複数の上部電極２１ａを形成する工程と、レジストパターン２７の側面２７ｂが後退するエッチング条件を用いて、該レジストパターン２７をマスクにしながら誘電体膜２０をエッチングし、キャパシタ誘電体膜２０ａを形成する工程と、第１の導電膜１９をパターニングして下部電極１９ａを形成する工程と、上部電極１９ａの上の層間絶縁膜３３にホール３３ａを形成する工程と、ホール３３ａに導体プラグ３７を埋め込む工程とを有し、端部の上部電極２１ａ上のホール３７の形成予定領域が、側面２７ｂが後退した後のレジストパターン２７により覆われる半導体装置の製造方法による。 （もっと読む）

【課題】配線効率を悪くすることなく効率よくノイズを除去可能な半導体集積回路を提供する。
【解決手段】スタンダードセル１０に論理回路領域１０ａと容量領域１０ｂとを具備させ、同一の配線層に属する１本の電源配線２２及び２本の接地配線２０，２１（または２本の電源配線及び１本の接地配線）をスタンダードセル１０に接続し、容量領域１０ｂにおいて、ＭＯＳ容量１７を同一の配線層の電源配線２２と接地配線２１との間に接続する。 （もっと読む）