【課題】寄生抵抗、寄生容量を低減する。
【解決手段】基板に、第１配線層１１１と、前記第１配線層１１１の上層に層間絶縁膜１３２と、前記層間絶縁膜１３２の上面に開口部を有し前記層間絶縁膜にホール１１２Ａと、前記ホール１１２Ａ内壁面を被覆する第１金属層１１２と、前記第１金属層１１２で被覆されたホール１１２Ａ内に第２金属層１１３と、前記第１金属層１１２の上層に誘電絶縁膜１３５と、前記誘電絶縁膜１３５の上層に第２配線層１１４−１１６と、を備え、前記ホール１１２Ａ内壁面を被覆する第１金属層１１２が前記誘電絶縁膜１３５下層の下部電極の少なくとも一部を形成し、前記第２配線層１１４−１１６の前記下部電極に対向する部分が前記誘電絶縁膜上層の上部電極Ｐ１を形成し、前記下部電極、誘電絶縁膜１３５および上部電極Ｐ１によってコンデンサ１６０が形成されている。 （もっと読む）

【課題】ＭＩＭキャパシタの構造破壊に起因するリーク電流の上昇を低減する構成を備えた半導体装置を提供することを課題とする。
【解決手段】複数の下層配線１１を備える下層配線層１０と、下層配線層１０の上方に設けられる、下部電極２１と容量誘電膜２２と平面形状が下部電極２１より小さい上部電極２３とを下からこの順に積層したＭＩＭキャパシタ２０と、ＭＩＭキャパシタ２０の上方に設けられ、ビア４０、４１を介して下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える上層配線層３０と、を備えた半導体装置であって、上部電極２３の平面形状は矩形に構成され、上部電極２３の平面のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されていない半導体装置を提供する。 （もっと読む）

【課題】平坦な表面を有する層間絶縁膜を短時間で形成することができ、また、層間絶縁膜の厚さの増大を招くことなく、金属イオンによる半導体基板の汚染に対する長期信頼性を保証することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板２と、半導体基板２上に形成された層間絶縁膜８とを備えている。そして、層間絶縁膜８は、半導体基板２側から順に、ＨＤＰ膜１０、ゲッタリング層１２およびＮＳＧ膜１１が積層された構造を有している。ゲッタリング層１２は、金属イオン、とくに可動イオンを捕獲する性質を有している。 （もっと読む）

【課題】開口率を低下させることなく確実に画素回路に対するフィードスルー電圧の影響を低減することが可能で、これにより画質の向上を図ることが可能な表示装置を提供することを目的とする。
【解決手段】薄膜トランジスタＴｒ１と、薄膜トランジスタＴｒのゲート絶縁膜と同一の絶縁層７を誘電体膜として用いた容量素子Ｃｓと、薄膜トランジスタＴｒと容量素子Ｃｓとを用いて構成された画素回路に接続された画素電極１９とを備えた表示装置のバックプレーン１-1であり、特に絶縁層７は、ゲート絶縁膜部分７ｇの膜厚ｔ１よりも、誘電体膜部分７ｃの膜厚ｔ２が薄い。 （もっと読む）

【課題】特性の劣化を効果的に抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ＧａＮを含む半導体層１と、電極とを備えている。電極は、電極本体６と、半導体層１から見て電極本体６よりも離れた位置に形成され、かつＡｌを含む接続用電極８と、電極本体６と接続用電極８との間に形成されたＷ、ＴｉＷ、ＷＮ、ＴｉＮ、Ｔａ、およびＴａＮよりなる群から選ばれる少なくとも１種を含むバリア層７とを含んでいる。バリア層７の表面粗さＲＭＳが３．０ｎｍ以下である。 （もっと読む）

【課題】ＭＩＭ容量の搭載数を変化させた評価を、効率良く行うことができる半導体装置及びそのレイアウト方法。
【解決手段】本発明に係る半導体装置は、下層電極１０７と、上層電極１０９と、両電極間に形成された容量絶縁膜１０８を有するＭＩＭ容量ＭＣ１と、下層電極１０７に接続され、下層電極１０７の主面の法線方向上向きに延設された第１のビアホールＶＨｃと、上層電極１０９に接続され、上層電極１０９の主面の法線方向上向きに延設された第２のビアホールＶＨｂと、下層電極１０７よりも下側に形成された複数の下層配線１０２と、を備え、上層電極１０９の主面の法線方向から見た場合、第１及び第２のビアホールＶＨｃ、ＶＨｂが下層配線１０２と重なって形成されているものである。 （もっと読む）

【課題】大容量化に適した構造のキャパシタを有する半導体集積装置を提供する。
【解決手段】素子分離層１２で電気的に分離された第１電極層１３と、第１電極層１３および素子分離層１２上に形成され、第１電極層１３が露出する開口１４ａを有する電極間絶縁膜１４と、電極間絶縁膜１４上に形成され、開口１４ａを介して第１電極層１３と電気的に接続された第２電極層１５の第１電極部１５ａと、第１電極部１５ａと電気的に分離された第２電極層１５の第２電極部１５ｂと、素子分離層１２の上方の第２電極部１５ｂの下面から電極間絶縁膜１４を貫通して素子分離層１２内に延伸し、第１電極層１３の側面と対向する第２電極層１５の第３電極部１５ｃとを有し、第１電極層１３と第２電極部１５ｂとで電極間絶縁膜１４を挟持する第１容量素子Ｃ１と、第１電極層１３の側面と第３電極部１５ｃとで素子分離層１２を挟持する第２容量素子Ｃ２とを形成する。 （もっと読む）

【課題】層間絶縁膜を貫通するように形成した下部電極の外壁を露出する際、湿式エッチングに用いる薬液が下部電極の下層に浸透し、浸透した薬液により半導体装置がダメージを受けやすいという課題があった。
【解決手段】層間絶縁膜２上に、湿式エッチングに耐性を備えたエッチング防止膜５、第一の絶縁膜６、該第一の絶縁膜６より前記湿式エッチングの速度が大きい第二の絶縁膜７をこの順で設ける成膜工程と、エッチング防止膜５、第一の絶縁膜６および第二の絶縁膜７を貫通する開口部８を形成する開口工程と、開口部８にキャパシタの下部電極１０を設ける下部電極形成工程と、第二の絶縁膜７を前記湿式エッチングで除去し下部電極１０を露出する除去工程とを有することを特徴とする。 （もっと読む）

【課題】従来の半導体装置では、容量素子の誘電体膜の膜厚がフォトレジストの剥離の際に一部除去され、その容量値がばらつき、耐圧特性が劣化するという問題があった。
【解決手段】本発明の半導体装置では、容量素子１の下部電極８上面に誘電体膜としてのシリコン窒化膜１２が形成され、シリコン窒化膜１２上面に上部電極１５が形成される。上部電極１５は、シリコン窒化膜１２を保護する多結晶シリコン膜１３とシリコン膜１４の積層構造から成る。この構造により、フォトレジストの剥離の際等にシリコン窒化膜１２の一部が除去され、容量素子１の容量値がばらつきや耐圧劣化が防止される。 （もっと読む）

【課題】低温プロセスで製造でき、リーク電流が抑制された電子素子を提供する。
【解決手段】基板１０上に、端部断面のテーパー角度が６０°以下である下部電極２２と、前記下部電極２２上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ_２膜２４と、前記ＳｉＯ_２膜２４上に配置され、前記下部電極２２と重なり部を有する上部電極２６と、を有する電子素子である。 （もっと読む）

【課題】従来の強誘電体薄膜よりも低いリーク電流密度、かつ、高い絶縁耐圧が得られる、薄膜キャパシタ用途に適した強誘電体薄膜形成用組成物、強誘電体薄膜の形成方法並びに該方法により形成された強誘電体薄膜を提供する。
【解決手段】ＰＬＺＴ、ＰＺＴ及びＰＴからなる群より選ばれた１種の強誘電体薄膜を形成するための強誘電体薄膜形成用組成物であり、一般式：（Ｐｂ_xＬａ_y）（Ｚｒ_zＴｉ_(1-z)）Ｏ₃（式中０．９＜ｘ＜１．３、０≦ｙ＜０．１、０≦ｚ＜０．９）で示される複合金属酸化物Ａに、Ｓｉを含む複合酸化物Ｂが混合した混合複合金属酸化物の形態をとる薄膜を形成するための液状組成物であり、複合金属酸化物Ａを構成するための原料並びに複合金属酸化物Ｂを構成するための原料が上記一般式で示される金属原子比を与えるような割合で有機溶媒中に溶解している有機金属化合物溶液からなることを特徴とする。 （もっと読む）

【課題】容量素子と抵抗素子とを立体に構成した素子においては、その容量素子の上部電極と抵抗素子とが兼用されているため、容量素子の容量値を大きくできないという問題があった。
【解決手段】
本発明の半導体装置の構造は、容量素子と抵抗素子とを立体に構成しても容量素子の容量値を大きくすることができる。すなわち、容量素子の下部電極に凹部または段差部を設け、そこに上部電極を入り込むように設けている。このような構成にすることにより、上部電極と下部電極との接触面積が増えるため、上部電極を抵抗素子としていても、その抵抗値を下げることなく、容量素子の容量値を大きくすることができる。また、下部電極に凹部または段差部を設けているため、平坦化することができる。 （もっと読む）

上部ポストパッシベーション技術および底部構造技術を使用する、集積回路チップの頂部にオーバーパッシベーションスキームを、集積回路チップの底部に底部スキームを備える集積回路チップおよびチップパッケージが開示される。集積回路チップは、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、半導体チップ、金属基板、ガラス基板、またはセラミック基板などの外部回路もしくは構造に、オーバーパッシベーションスキームまたは底部スキームを通じて接続することができる。関係する加工技術も説明されている。 （もっと読む）

【課題】本発明は、コンデンサを有する集積回路デバイスに関する。
【解決手段】集積回路デバイスおよびその製造方法は、相互接続構造およびコンデンサを含む。相互接続構造は、金属線および接点を含み、コンデンサは上部および下部金属電極を含む。この方法は、半導体基板に隣接する誘電体層を形成することと、第一誘電体層において相互接続構造の第一開口部およびコンデンサの第二開口部を同時に形成することとを含む。この方法は、相互接続構造を形成するために、第一導電層を選択的にデポジットさせて、第一開口部を充填することと、第二開口部にコンデンサを形成するために、その間にコンデンサ誘電体を有する上部および下部金属電極を形成することとを含む。集積回路デバイスは、金属電極を有し、デュアル・ダマシーン構造にも使用でき、統合される高密度コンデンサを提供する。この様に、コンデンサは、デュアル・ダマシーン相互接続構造と同一レベルに位置される。 （もっと読む）

【課題】複数チップからの二値データを一箇所に集めずに多値データを生成する。
【解決手段】本発明の例に係る三次元半導体集積回路は、積み重ねられる第一乃至第三チップ１１，１２，１３を有する。第二チップ１２内の第二回路１５は、二値の第一データＡが入力され、第一及び第二電位のうちの一つを出力する第一インバータと、第一インバータの出力端と共通導電体との間に接続される第一キャパシタとを備える。第三チップ１３内の第三回路１６は、二値の第二データＢが入力され、第三及び第四電位のうちの一つを出力する第二インバータと、第二インバータの出力端と共通導電体との間に接続される第二キャパシタとを備える。 （もっと読む）

【課題】改良されたエネルギー貯蔵装置を提供する。
【解決手段】２つの物理的効果を組み合わせて利用することによって、改良されたエネルギー貯蔵装置が提供される。第１の効果は、全電子バッテリー（ＡＥＢ）効果と呼ぶことができるもので、キャパシタの２つの電極間で誘電体構造に埋め込まれている内包物の使用に関連する。電子は、電極と内包物との間の誘電体をトンネル現象によって通り抜け、それによって、従来のキャパシタと比べて電荷貯蔵密度を増加させることができる。第２の効果は、面積増大効果と呼ぶことができるもので、２つの電極の一方または両方で微細構造化またはナノ構造化を用い、電極幾何学的面積と比べて界面面積を向上させることに関連する。面積増大は、装置の自己放電率を低下させるのに有利である。 （もっと読む）

【課題】周辺環境の水分を吸湿することもなく、良好な信頼性を有する耐湿性の向上した薄膜キャパシタを実現する。
【解決手段】キャパシタ部８は、誘電体薄膜５の下面に第１の電極膜４が形成されると共に前記誘電体薄膜５の上面に第２の電極膜５が形成され、さらに第２の電極膜５の上面に誘電体薄膜５と同一材料からなる絶縁体薄膜７が形成されている。キャパシタ部８、密着層３、及びＳｉＯ２からなる酸化物層１は、二層の絶縁膜９、すなわち無機保護膜１０及び有機保護膜１１で被覆されている。第１及び第２の引出電極１２、１３は、互いに電気的に絶縁されると共に、保護膜１０を貫通して第１及び第２の電極膜４、５に電気的に接続されている。そして、外部接続電極１４、１５を除く部位が無機保護膜１６で被覆され、かつ無機保護膜１６は有機保護膜１７で被覆されている。 （もっと読む）

【課題】欠陥の発生を防止し且つ電気的特性に優れた強誘電体キャパシタを用いた半導体装置の製造方法を提供する。
【解決手段】第１の導電層４０を形成し、第１の導電層４０の表面に酸化膜１０を形成し、酸化膜１０を大気にさらし、酸化膜１０を、減圧下且つ第１の温度で減圧加熱処理し、減圧加熱処理された酸化膜１０を大気にさらすことなく、減圧下且つ第１の温度よりも低い第２の温度で、非晶質の第１の誘電体層４１を酸化膜１０上に形成し、第１の温度よりも高い第３の温度で、非晶質の第１の誘電体層４１を結晶化する。 （もっと読む）

【課題】高信頼性でかつ高レイアウト密度配線と混載可能な容量素子を備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明は、容量素子を有する半導体装置であって、アルミニウム合金膜１０２と、高融点金属膜を含む上層バリア膜１０３とを含む金属配線２００ａおよび下部電極２００ｂと、下部電極２００ｂ上に形成された容量絶縁膜１０４と、容量絶縁膜１０４上に形成された上部電極１０５とを有する。高融点金属膜の膜厚は、４０ｎｍ以上、８０ｎｍ以下であり、容量絶縁膜１０４は、有機シランを原料としたシリコン酸化膜からなることを特徴とする。 （もっと読む）

【課題】 下部電極とビア配線とのコンタクト抵抗の増大を抑制可能な、容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板１０１上に形成され下部電極１１０と誘電体膜１２０と上部電極１３０とを有する容量素子を含む。容量素子の下部電極１１０は、例えばＴｉ膜である金属膜１１１と、金属膜１１１上に形成されたＴｉＮ膜１１３とを有する。半導体装置は更に、容量素子を覆う絶縁膜１４２と、絶縁膜１４２を貫通して下部電極１１０のＴｉＮ膜１１３と接触するビア配線１５０とを含む。ＴｉＮ膜１１３は好ましくは３０ｎｍ未満の厚さを有する。Ｔｉ膜１１１の表面の少なくとも一部には、ビア配線１５０とＴｉ膜１１１との間に介在するよう、Ｔｉ膜１１１の窒化処理による窒化層１１２が形成されている。 （もっと読む）