【課題】強誘電体膜の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造する。
【解決手段】半導体装置の製造方法は、基板上方に絶縁膜を形成する工程、絶縁膜上方に下部電極層を形成する工程、下部電極層上に強誘電体膜を形成する工程、強誘電体膜上に第１上部電極層を形成する工程、第１上部電極層上に、第１領域を覆う第１レジストを形成する工程、第１レジストをマスクとしてエッチングを行うことにより、第２領域の第１上部電極層を除去するとともに、第２領域の強誘電体膜を削る工程、第１領域の第１上部電極層上及び第１領域以外の強誘電体膜上に、第２上部電極層を形成する工程、第１領域及び第２領域に第２レジストを形成する工程、第２レジストをマスクとして第１上部電極層、第２上部電極層、強誘電体膜及び下部電極層をエッチングし、第１のキャパシタ及び第２のキャパシタを形成する工程、を有する。 （もっと読む）

【課題】有機薄膜トランジスタ（ＯＴＦＴ）および金属−絶縁体−金属（ＭＩＭ）キャパシタ、を簡便で安価な方法で提供する。
【解決手段】有機薄膜トランジスタ（ＯＴＦＴ）のゲート絶縁層、あるいは金属−絶縁体−金属（ＭＩＭ）キャパシタの絶縁体として、電子グレード・シルク溶液を基板上に形成されたゲート電極上、あるいはキャパシタ電極上にコートし乾燥させ、ゲート電極上あるいはキャパシタ電極上にシルクプロテインで作られたゲート絶縁層あるいはキャパシタ絶縁体を得る。 （もっと読む）

【課題】リーク電流の低減と静電容量の増加の両立を実現するキャパシタ素子とキャパシタ素子の製造方法および半導体装置を提供する。
【解決手段】本発明のキャパシタ素子は、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とする。 （もっと読む）

【課題】ノーマリオフ型の炭化珪素接合ＦＥＴはゲートの特性が、使い勝手が悪いという問題がある。これは、ノーマリオフを実現するためにゲート電圧が0Vでオフしていなければならず、かつ、ゲート・ソース間のpn接合に電流が流れないようにオン状態としてはゲート電圧を2.5V程度に抑える必要があるため、実質的にゲート電圧を0Vから2.5Vの間で制御しなければならないためである。従って、閾値電圧からオン状態のゲート電圧までが1Vから2V程度しかなく、ドレイン電流がゲート電圧の変化に非常に敏感であるため、ゲートの制御が難しい。
【解決手段】本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 （もっと読む）

【課題】ＧａＮ系ＨＥＭＴ及びＭＩＭキャパシタを同一基板上に設ける場合でも小型化することができる半導体装置及びその製造方法を提供する。
【解決手段】基板１の表面上に下部電極１１を形成し、下部電極１１上に誘電体膜１２を形成し、誘電体膜１２上に基板１の表面に接する上部電極１４ａを形成する。また、基板１の裏面から基板１をエッチングすることにより、上部電極１４ａの基板１の表面に接する部分に達するビアホール１ａを基板１に形成し、基板１の裏面上にビアホール１ａを介して上部電極１４ａに接するビア配線３６を形成する。 （もっと読む）

【課題】強誘電体キャパシタ及び常誘電体キャパシタの両方を有する半導体装置を比較的少ない工程で製造できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１０にトランジスタ等を形成した後、メモリセル形成領域及びロジック回路形成領域にそれぞれ強誘電体膜１２７を電極１２６ａ，１２８ａで挟んだ構造の強誘電体キャパシタを形成する。その後、強誘電体キャパシタを覆う層間絶縁膜１３１を形成し、更にその上にアルミナからなる保護膜１３２を形成する。そして、ロジック回路形成領域の保護膜１３２を除去する。これにより、半導体装置の製造工程が完了するまでの間にロジック回路形成領域の強誘電体膜１２７に水素及び水分が侵入して強誘電体特性が劣化し、強誘電体キャパシタが常誘電体キャパシタとなる。一方、メモリセル形成領域の強誘電体キャパシタは、保護膜１３２により強誘電体特性が保持される。 （もっと読む）

【課題】薄膜抵抗と配線部との接触抵抗が高抵抗化することを抑制できる薄膜抵抗を備えた半導体装置の製造方法を提供する。
【解決手段】スパッタ装置内において事前にチタンの表面を窒化させておくことで窒化チタンを形成しておき、その後、窒素の導入を停止した状態で窒化チタンをターゲットとしたスパッタにより、窒化チタン膜によって構成される第１金属層５を形成する。これにより、薄膜抵抗Ｒと接触する第１金属層５を形成する際に、スパッタ装置内に窒化ラジカルが基本的には存在していない条件で第１金属層５の成膜を行うことができるため、薄膜抵抗Ｒの露出部分に窒化物が形成されないようにできる。したがって、薄膜抵抗Ｒと配線部の一部を構成する第１金属層５との接触抵抗が高抵抗化することを抑制することが可能となる。 （もっと読む）

【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。 （もっと読む）

【課題】酸化物の一部領域又は全領域の比抵抗を低下させることにより、簡易な工程で多様な電子素子を作製できる電子素子基板の製造方法を提供する。
【解決手段】少なくとも最表層の一部が比抵抗１×１０^９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する電子素子基板の製造方法である。 （もっと読む）

【課題】半導体チップのチップ面積を小さくできる昇圧回路を提供する。
【解決手段】昇圧回路１００は、Ｎ個（Ｎは２以上の自然数）の容量素子（容量素子Ｃ０〜Ｃ３）を備える。Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する。Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されている。 （もっと読む）

【課題】高容量・高精度なＭＩＭ静電容量素子を少ない工程で製造する技術を提供する。
【解決手段】第１層間絶縁膜１７上に静電容量素子の下部電極２１と第２層配線２２とを同時に形成した後、第１層間絶縁膜１７上に堆積した第２層間絶縁膜２４に開口部３４を形成する。次に、開口部３４内を含む第２層間絶縁膜２４上に順次堆積した容量絶縁膜２７、第２金属膜および保護金属膜２９を順次堆積し、第２層間絶縁膜２４上の保護金属膜２９、第２金属膜および容量絶縁膜２７をＣＭＰ法で研磨・除去することによって、開口部３４内に容量絶縁膜２７、第２金属膜からなる上部電極２８および保護金属膜２９を残す。 （もっと読む）

【課題】キャパシタのコンタクトプラグ形成に伴うショート不良を低減させることができ、素子信頼性の向上をはかる。
【解決手段】半導体装置であって、半導体基板１０上に、第１の絶縁膜２１，第１の導電層２２，第２の絶縁膜２３，及び第２の導電層２４が積層され、且つ導電層２２，２４の一部が接続された積層構造部と、導電層２２を接続部を含む第１の領域と接続部を含まない第２の領域に分離する層間絶縁膜２６と、第２の領域の一周辺部で、導電層２１，絶縁膜２２，及び基板１０に形成された素子分離溝に埋め込まれた素子分離絶縁膜１５と、第１の領域に接続された第１のコンタクトプラグ３１と、第２の領域に接続され且つ素子分離絶縁膜１５の上方に形成された第２のコンタクトプラグ３２と、第２の領域側の一周辺部に隣接する領域で基板１０に接続された第３のコンタクトプラグ３３を備えた。 （もっと読む）

【課題】半導体素子を保護する保護素子を備え、静電破壊が抑制され、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置１は、チャネル層１０５とキャップ層１１２とを含む半導体積層体１１３と、半導体積層体１１３上に形成された下部電極２１３と上部電極２１６とを有する少なくとも１つの半導体素子１Ｘと、半導体素子１Ｘと共通の半導体積層体１１３を有し、半導体素子１Ｘを保護する少なくとも１つの保護素子１Ｙとを備えたものである。保護素子１Ｙは、キャップ層１１２を厚み方向に貫通するリセス部２２１と、リセス部２２１の底面２２１Ｂから半導体積層体１１３内に厚み方向に形成された絶縁領域２１８Ｙと、リセス部２２１を挟んで両側に形成されたキャップ層１１２に接続された一対のオーミック電極２１９、２２０とを備えたものである。 （もっと読む）

【課題】ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のＭＩＭ容量素子を得る。
【解決手段】半導体基板２上に、下部電極４−容量絶縁膜５−上部電極６からなるＭＩＭ容量素子１を有する半導体装置であって、上部電極４を構成する上部電極用金属膜は容量絶縁膜５との界面が、有機金属気相成長法（ＭＯＣＶＤ）によりプラズマを用いないで堆積したアモルファス状のＴｉＮ膜などの金属窒化膜で構成されている。 （もっと読む）

【課題】高速フォトダイオードの特性を劣化させることなく高速フォトダイオードと容量とを１チップ上に集積させる。
【解決手段】基板上に形成された高速フォトダイオード素子と、高速フォトダイオード素子と異なる層に形成されたＭＩＭ（Metal Insulation Metal）容量と、高速フォトダイオードの絶縁膜およびＭＩＭ容量の下地となる絶縁膜として機能する有機系塗布膜とを備えた集積素子。有機系塗布膜は、ポリイミド膜とすることができる。 （もっと読む）

【課題】基板と白金層と強誘電体層とを有する層構造体において、白金層と基板の間の接着性を改善する層構造体を提供する。
【解決手段】基板Ｓと、白金層ＰＳと、白金層ＰＳ上に形成された強誘電体層ＦＳとを有しており、基板Ｓの表面ＯＳは二酸化ケイ素を含み、基板Ｓと白金層ＰＳとの間にアモルファス酸化アルミニウムから成る中間層ＺＳが設けられる。この中間層ＺＳにより強誘電体層ＦＳのモルフォロジーが改善され、層構造体の均一性が保証される。 （もっと読む）

【課題】膜厚を増大させることなく，キャパシタ容量の低下を抑制する。
【解決手段】キャパシタ１００を有する半導体装置において，キャパシタ１００は，下部電極１１２と上部電極１６と，下部電極１１２と上部電極１６とに挟まれた絶縁膜１４とを備えている。下部電極１１２は窒化チタンからなり，当該下部電極１１２の絶縁膜１４側の表面がさらに窒化されて窒素リッチ層１１８が形成されている。下部電極１１２の表面に窒素リッチ層１１８が形成されることにより，下部電極１１２の上面の酸化が効果的に抑制される。特に，ＤＲＡＭにおいては，キャパシタの容量が大きくなるため，その効果が大きい。またキャパシタ内部のリーク電流も減る。 （もっと読む）

【課題】比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る誘電体膜の製造方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｂ／（Ａ＋Ｂ））≦０．１であり、非晶質構造を有する金属酸化物を形成する工程と、該非晶質構造を有する金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を備える。 （もっと読む）

【課題】同相信号除去比を高めた発振信号を得ることができる半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上に第１の絶縁膜を介して設けられた第１の電極４と、前記第１の電極上に第２の絶縁膜を介して設けられ前記第１の電極との間に第１のキャパシタを形成する第２の電極６と、前記第１の電極上に前記第２の絶縁膜を介して設けられ前記第１の電極との間に第２のキャパシタを形成する第３の電極７と、前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続されたインダクタ１９と、前記半導体基板に設けられ、前記第２の電極と前記第３の電極との間に接続された増幅回路２０と、を備えたことを特徴とする半導体装置。 （もっと読む）

【課題】低コストで必要な仕事関数及び耐酸化性を有する金属膜を備えた半導体装置を提供する。
【解決手段】基板上に形成された絶縁膜と、絶縁膜に隣接して設けられた金属膜と、を有し、金属膜は、第１の金属膜と第２の金属膜との積層構造を有しており、第１の金属膜は第２の金属膜よりも耐酸化性が高い物質で構成され、第２の金属膜は４．８ｅＶよりも高い仕事関数を有する第１の金属膜とは異なる物質で構成され、第１の金属膜は第２の金属膜と絶縁膜との間に設けられている。 （もっと読む）