電子素子基板及びその製造方法
【課題】酸化物の一部領域又は全領域の比抵抗を低下させることにより、簡易な工程で多様な電子素子を作製できる電子素子基板の製造方法を提供する。
【解決手段】少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する電子素子基板の製造方法である。
【解決手段】少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する電子素子基板の製造方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、酸化物導電体や酸化物半導体を用いた電子デバイスが注目されている。
例えば、ＩＴＯ（酸化インジウム錫）は透明な導電膜として実用化されているし、ＩＧＺＯ（インジウム、ガリウム、及び亜鉛を含む酸化物）、ＺｎＯ（酸化亜鉛）等は酸化物半導体として、ＴＦＴの活性層や各種センサ、発光デバイス等への応用が研究されている。
多くの酸化物はバンドギャップが広く、可視光に対して透明であることから、酸化物導電体／半導体を用いることで、従来の材料では実現できなかった新規な電子デバイスを作製できると期待されている。
【０００３】
ところで、薄膜トランジスタ（Thin Film Transistor；TFT）やコンデンサ（キャパシタ）等の電子素子は、一般に、成膜、フォトリソグラフィーによるレジストパターン形成、エッチング、及びレジストパターン剥離を含む一連の工程を、複数回繰り返すことにより形成される。
例えば、ボトムゲート構造のＴＦＴの場合、ゲート電極、ゲート絶縁膜、活性層（半導体層）、ソース・ドレイン電極、及びパッシベーション層等のそれぞれについて、上記一連の工程を行う必要があり、多段階の成膜及びエッチングが必要である。
【０００４】
電子素子の簡単な製造方法としては、透明導電性酸化物層を陽極とし、原子間力顕微鏡（ＡＦＭ）又は走査型トンネル顕微鏡（ＳＴＭ）で代表される、所謂、操作型プローブ顕微鏡（ＳＰＭ）の探針を陰極として、前記陰極に負のバイアスを印加して電界を加えることにより、透明導電性酸化物層において、導電体領域に隣接して、より高抵抗な半導体領域を形成する技術が知られている（例えば、特許文献１参照）。
また、この技術に関連し、原子間力顕微鏡の探針を、酸化物系薄膜であるＬａ０．８Ｂａ０．２ＭｎＯ３（ＬＢＭＯ）薄膜表面に近接させる、所謂ＡＦＭリソグラフィーの研究事例が報告されている（例えば、非特許文献１参照）。
また、上記以外にも、原子間力顕微鏡の探針を用いた微細加工技術に関し、種々の検討が行われている（例えば、特許文献２〜４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６８７２４号公報
【特許文献２】特開平１０−２２３６０９号公報
【特許文献３】特開２０００−１６２４５９号公報
【特許文献４】特開２００４−１１０９２６号公報
【非特許文献】
【０００６】
【非特許文献１】J.App.Phys.95(2004)7091
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の技術では、透明酸化物層の電気抵抗を高めることにより導電体中に半導体領域を作製できるに過ぎず、作製できる電子素子の種類が限定的である。
また、上記非特許文献１では、ＬＢＭＯ薄膜表面に対して、通常のＡＦＭ陽極酸化の極性と同じく、探針に薄膜の電位よりも低い電位（マイナス方向）を印加すると、ＡＦＭリソグラフィーの制御性が低くなる一方で、薄膜の電位よりも高い電位（プラス方向）に印加すると制御性が高くなるとの報告がなされているが、プラス方向にした場合の表面層の電気抵抗が高くなったのか、低くなったのかの記載は一切なされていない。
また、その他のＳＰＭを用いた陽極酸化微細加工の技術においても、酸化物を低抵抗化する手法については見出されていない。
このため、酸化物を低抵抗化することにより、より簡易な工程でより多様な電子素子を製造する方法の開発が求められている。
【０００８】
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、酸化物の一部領域又は全領域の比抵抗を低下させることにより、簡易な工程で多様な電子素子を作製できる電子素子基板の製造方法を提供することにある。
また、本発明の目的は、酸化物の同一層内に様々な比抵抗値を有する領域を隣接して有し、しかも各領域間の界面での不純物による汚染がなく、簡素な構成の多様な酸化物電子デバイスを容易に実現できる電子素子基板を提供することにある。
【課題を解決するための手段】
【０００９】
本発明者は鋭意検討した結果、酸化物の一部領域又は全領域に対し、基板や酸化物の他の部分よりも高い電位を印加する処理により、当該一部領域又は全領域の比抵抗を低下させることができるとの知見を得、この知見に基づき本発明を完成した。
即ち、前記課題を解決するための具体的手段は以下のとおりである。
【００１０】
＜１＞ 少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する電子素子基板の製造方法。
【００１１】
＜２＞ 少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の第１の領域に対し、前記酸化物の前記第１の領域以外の電位よりも高い電位を印加することにより、前記第１の領域の比抵抗を低下させる低抵抗化処理工程と、
前記酸化物の前記第１の領域以外の第２の領域に対し、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程と、
を有し、
前記酸化物の同一領域内に低抵抗領域及び高抵抗領域の少なくとも２種類以上の領域を有する電子素子基板の製造方法。
【００１２】
＜３＞ 前記酸化物の同一領域内に、更に、電位印加を行わない領域がある＜１＞又は＜２＞に記載の電子素子基板の製造方法。
【００１３】
＜４＞ 前記酸化物が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物半導体である＜1＞〜＜３＞のいずれか１項に記載の電子素子基板の製造方法。
【００１４】
＜５＞ 前記酸化物が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである＜１＞〜＜４＞のいずれか１項に記載の電子素子基板の製造方法。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【００１５】
＜６＞ 前記低抵抗化処理工程は、前記酸化物に、導電性材料によって構成された電極を対向又は接触させることにより行う＜１＞〜＜５＞のいずれか１項に記載の電子素子基板の製造方法。
【００１６】
＜７＞ 前記低抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である＜６＞に記載の電子素子基板の製造方法。
【００１７】
＜８＞ 前記低抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分に多数のナノスケール又はマイクロメータスケールの構造体が設けられている＜６＞又は＜７＞に記載の電子素子基板の製造方法。
【００１８】
＜９＞ 前記高抵抗化処理工程は、前記酸化物に、導電性材料によって構成された電極を対向又は接触させることにより行う＜２＞〜＜８＞のいずれか１項に記載の電子素子基板の製造方法。
【００１９】
＜１０＞ 前記高抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である＜９＞に記載の電子素子基板の製造方法。
【００２０】
＜１１＞ 前記高抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分に多数のナノスケール又はマイクロメータスケールの構造体が設けられている＜９＞又は＜１０＞に記載の電子素子基板の製造方法。
【００２１】
＜１２＞ 前記低抵抗化処理工程において、前記酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタのソース電極を形成し、かつ、同一酸化物部位内の別の領域の比抵抗を低下させることによりドレイン電極を形成する＜１＞〜＜１１＞に記載の電子素子基板の製造方法。
【００２２】
＜１３＞ 前記低抵抗化処理工程において、前記酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタの多角形のソース電極を形成し、かつ、同一酸化物部位内の別の領域の比抵抗を低下させることにより、ソース電極の１辺と平行かつ同じ長さで互いに向かい合う辺を有する多角形のドレイン電極を形成する＜１＞〜＜１２＞のいずれか１項に記載の電子素子基板の製造方法。
【００２３】
＜１４＞ 前記ソース電極と前記ドレイン電極の間の領域に対し、前記低抵抗化処理工程の処理又は前記高抵抗化処理工程の処理を施すことにより、前記ソース電極と前記ドレイン電極との間の領域の酸化物部位の比抵抗を調整して電子チャネルとする＜１２＞又は＜１３＞に記載の電子素子基板の製造方法。
【００２４】
＜１５＞ 前記低抵抗化処理工程において前記酸化物の２箇所の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内の前記２箇所の領域の間の領域の比抵抗を上昇させることにより、キャパシタを形成する＜１＞〜＜１１＞のいずれか１項に記載の電子素子基板の製造方法。
【００２５】
＜１６＞ 前記低抵抗化処理工程において前記酸化物の、対の櫛型の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内の櫛型の領域の間の領域の比抵抗を上昇させることにより、対の櫛型電極を形成する＜１＞〜＜１１＞のいずれか１項に記載の電子素子基板の製造方法。
【００２６】
＜１７＞ 前記低抵抗化処理工程において前記酸化物の複数の領域の比抵抗を低下させ、さらに必要に応じて前記高抵抗化処理工程において同一酸化物部位内の別の複数の領域の比抵抗を上昇させることにより、ストライプ状の電極を形成する＜１＞〜＜１１＞のいずれか１項に記載の電子素子基板の製造方法。
【００２７】
＜１８＞ 少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における同一酸化物部位内に、比抵抗の低い低抵抗領域、比抵抗の高い高抵抗領域、及び前記低抵抗領域と前記高抵抗領域との中間の比抵抗をもつ領域の少なくとも３種類以上の領域を有する電子素子基板。
【００２８】
＜１９＞ 前記酸化物が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物半導体である＜１８＞に記載の電子素子基板。
【００２９】
＜２０＞ 前記酸化物が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである＜１８＞又は＜１９＞に記載の電子素子基板。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【発明の効果】
【００３０】
本発明によれば、酸化物の一部領域又は全領域の比抵抗を低下させることにより、簡易な工程で多様な電子素子を作製できる電子素子基板の製造方法を提供することができる。
また、本発明によれば、酸化物の同一層内に様々な比抵抗値を有する領域を隣接して有し、しかも各領域間の界面での不純物による汚染がなく、簡素な構成の多様な酸化物電子デバイスを容易に実現できる電子素子基板を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態の一例を示す製造工程図である。
【図２】図１（Ｄ）のＡ−Ａ断面を示す概略断面図である。
【図３】本発明の第１の実施形態の別の一例を示す概略断面図である。
【図４】本発明の第１の実施形態の一例を示す概略平面図である。
【図５】本発明の第１の実施形態の別の一例を示す概略平面図である。
【図６】本発明の第１の実施形態の別の一例を示す概略平面図である。
【図７】本発明の第１の実施形態の別の一例を示す概略平面図である。
【図８】本発明の第２の実施形態の一例を示す製造工程図である。
【図９】図８（Ｅ）のＢ−Ｂ断面を表す概略断面図である。
【図１０】本発明の第３の実施形態の一例を示す製造工程図である。
【図１１】本発明の第４の実施形態の一例を示す概略平面図である。
【図１２】（Ａ）は、本発明の第５の実施形態に用いるパターン電極の一例を示す概略平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ線断面図である。
【図１３】本発明の第５の実施形態において、パターン電極を用いて酸化物層に電位を印加する様子の一例を示す概略断面図である。
【図１４】本発明の第５の実施形態において、パターン電極を用いて形成された低抵抗パターン領域及び高抵抗パターン領域の一例を示す概略断面図である。
【図１５】（Ａ）は、実験例１における薄膜試料の構成を示す概略断面図であり、（Ｂ）は、該試料に対する低抵抗化処理の方法を示す概略断面図であり、（Ｃ）は、該試料に対する高抵抗化処理の方法を示す概略断面図であり、（Ｄ）は、該試料に対する電流マッピングの方法を示す概略断面図である。
【図１６】実験例１における電流マッピング像である。
【図１７】実験例１における、ニードルプローブへの印加電圧とＩＧＺＯ膜の抵抗値との関係を示すグラフである。
【図１８】（Ａ）は、実験例３における薄膜試料の構成を示す概略断面図であり、（Ｂ）は、該試料に対する高抵抗化処理の方法を示す概略断面図であり、（Ｃ）は、該試料に対する電流マッピングの方法を示す概略断面図である。
【図１９】（Ａ）は、実験例３におけるＡＦＭトポ像であり、（Ｂ）は、実験例３におけるＡＦＭ鳥瞰図であり、（Ｃ）は、実験例３における電流マッピング像である。
【図２０】実験例３におけるＳＥＭ像である。
【図２１】実験例４における構造体のＳＥＭ像（倍率３０００倍）である。
【図２２】実験例４における構造体のＳＥＭ像（倍率１００００倍）である。
【発明を実施するための形態】
【００３２】
本発明の電子素子基板の製造方法は、少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する。ここで、前記最表層の一部（酸化物）には低抵抗化処理工程を行う領域以外の領域（例えば、後述する高抵抗化処理工程を行う領域や、電位印加を行わない領域）が存在していてもよい。
以下、上記の「前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる」という処理を、単に「低抵抗化処理」ということがある。
【００３３】
電子素子基板の製造方法を上記本発明の構成とすることにより、前記酸化物の一部領域又は全領域の比抵抗を低下させることができ、最表層の一部に低抵抗領域を形成できるので、簡易な工程で多様な酸化物電子素子を作製できる。
上記低抵抗化処理工程により酸化物の比抵抗が低下する原因は明らかではないが、上記のような電位を印加することにより、酸化物中の酸素欠損量を増大させられるためと推測される。但し、本発明はこの原因によって限定されることはない。
【００３４】
従来の電子素子の製造方法では、電極や絶縁層、半導体層等の各要素ごとに、成膜、レジストパターン形成、エッチング、及びレジストパターン剥離を含むフォトリソ工程の処理を行う必要があり、製造工程が複雑であった。また、上記各要素は、別個の層として形成されるため、寄生容量の問題や、レジストパターンの剥離残りによる各層間の界面汚染の問題があった。
本発明の電子素子基板の製造方法によれば、電位（極性制御も含む）の印加のみにより高抵抗領域と低抵抗領域とを形成できるので、製造工程が簡略化される。また、同一層内に高抵抗領域と低抵抗領域とを形成できるので、界面汚染の問題や寄生容量の問題も低減される。さらに、同一金属元素組成の構成で、半導体層／電極層の界面が形成されることから、理想的なオーミック電極の形成に非常に適している製造方法と考えられる。
【００３５】
本発明の電子素子基板の製造方法の一例として、例えば、半導体層である酸化物層の一部の比抵抗を低下させることにより、半導体層に隣接する電極層を形成することができる。
このようにして、例えば、薄膜トランジスタのソース電極及びドレイン電極と、ソース電極及びドレイン電極間に存在する半導体層（チャネル層）と、を同一層内に形成することができる。
また、薄膜トランジスタに限らず、同一層内に、一対の電極と、該一対の電極間に存在する半導体層と、を有する２端子型の電子素子を作製することができる。更に、この半導体層を例えば後述の高抵抗化処理工程によって絶縁化することにより、同一層内に、一対の電極と、該一対の電極間に存在する絶縁層と、を有するキャパシタを作製することもできる。
【００３６】
本発明において「（基板の）最表層」とは、基板の厚み方向について、最表面（深さ０ｎｍ）から深さ３０ｎｍまでの領域を指す。本発明における「最表層」は前記の領域を指す用語であり、独立した層である形態には限定されない。
【００３７】
本発明の電子素子基板の製造方法は、更に、前記最表層における酸化物の前記低抵抗化処理を行う領域（以下、「第１の領域」ともいう）以外の第２の領域に対し、前記基板における前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程を有することが好ましい。
この好ましい形態は、具体的には、少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の第１の領域に対し、前記酸化物の前記第１の領域以外の電位よりも高い電位を印加することにより、前記第１の領域の比抵抗を低下させる低抵抗化処理工程と、前記酸化物の前記第１の領域以外の第２の領域に対し、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程と、を有し、前記酸化物の同一領域内に低抵抗領域及び高抵抗領域の少なくとも２種類以上の領域を有する電子素子基板を製造する電子素子基板の製造方法である。
以下、上記の「前記酸化物の第１の領域に対し、前記酸化物の前記第１の領域以外の電位よりも高い電位を印加することにより、前記第１の領域の比抵抗を低下させる」という処理を単に「低抵抗化処理」ということがあり、上記の「前記酸化物の前記第１の領域以外の第２の領域に対し、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる」という処理を単に「高抵抗化処理」ということがある。
これにより、酸化物の同一領域内に低抵抗領域及び高抵抗領域の少なくとも２種類以上の領域を形成できるので、より多様な酸化物電子素子を作製できる。
【００３８】
本発明の電子素子基板の製造方法は、更に、前記低抵抗化処理を行う領域及び前記高抵抗化処理を行う領域以外に、電位印加を行わない領域を有することが好ましい。この電位印加を行わない領域は、換言すれば、高抵抗化処理も低抵抗化処理も施されない領域である。
これにより最表層における酸化物を、高抵抗領域と、低抵抗領域と、中間の比抵抗の領域（前記高抵抗領域と前記低抵抗領域との中間の比抵抗を示す領域）と、の少なくとも３種類の比抵抗を有する領域に区画することができるので、任意のデザインで電気抵抗のパターンを形成することができ、より多様な酸化物電子素子を作製できる。
本発明における電子素子基板の具体的形態としては、
（１）最表層における酸化物が、低抵抗化処理を行う領域、高抵抗化処理を行う領域、及び電位印加を行わない領域から構成される形態、
（２）最表層における酸化物が、低抵抗化処理を行う領域及び電位印加を行わない領域から構成される形態、
のいずれであってもよい。
【００３９】
以下、本発明の電子素子の製造方法の各工程について説明する。
【００４０】
（基板）
本発明における基板は、少なくとも最表層の一部が、比抵抗１×１０９Ω・cm以下の酸化物からなる基板である。
基板としては、少なくとも最表層の一部が前記酸化物で構成されていれば特に制限はなく、前記酸化物からなる基板（基板自体が前記酸化物である形態）であってもよいし、表面層として前記酸化物からなる層（以下、「酸化物層」ともいう）を備えた基板（基板上に表面層として前記酸化物層を形成する形態）であってもよい。
【００４１】
基板自体が酸化物である形態における基板としては、後述する酸化物から構成される基板を用いることができる。
表面層として酸化物層を備えた形態における基板としては、具体的には、ガラス基板、ポリエチレンナフタレート（ＰＥＮ）基板、ポリエチレンテレフタレート（ＰＥＴ）基板、ポリカーボネート（ＰＣ）基板、ポリイミド（ＰＩ）基板等の透明フィルム基板、ＹＳＺ基板、サファイア基板、Ｓｉ基板、ＧａＮ基板、金属アルミニウムの表面を湿式陽極酸化処理を施してある陽極酸化アルミ基板などを用いることができる。
いずれの形態の場合においても、基板の厚みは、機械的強度の観点等より、０．１〜１０ｍｍが好ましく、０．１５〜１ｍｍがより好ましい。
【００４２】
（酸化物）
比抵抗１×１０９Ω・ｃｍ以下の酸化物（又は酸化物層）の比抵抗としては、電位印加処理時における局所的な帯電防止等の観点より、１×１０４Ω・ｃｍ以下がより好ましい。
【００４３】
また、基板上に前記酸化物層を形成する方法としては特に限定はなく、スパッタ、プラズマＣＶＤ、ＰＬＤ、真空蒸着、イオンプレーティング等の公知の方法で形成できる。
酸化物層の層厚は、１〜１０００ｎｍが好ましく、５〜２００ｎｍがより好ましい。
【００４４】
また、酸化物層は、公知のパターニング方法によってパターニングされていてもよい。
公知のパターニング方法としては、フォトエッチング（フォトリソグラフィー及びエッチングによりパターニングする方法）、リフトオフ法（レジストパターン形成、成膜、レジストパターン剥離をこの順に行う方法）、マスク成膜法（マスクを介した成膜方法）等の公知の方法が挙げられる。
【００４５】
また、前記比抵抗１×１０９Ω・ｃｍ以下の酸化物（又は酸化物層）の材質としては、低抵抗化の効果をより効果的に得る観点より、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物が好ましい。
Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物としては、例えば、ＩＴＯ（酸化インジウム錫）、ＩＺＯ（酸化インジウム亜鉛）、ＺｎＯ（酸化亜鉛）、ＩＧＺＯ（Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体）、ＩＧＭＯ（Ｉｎ、Ｇａ、及びＭｇを含む酸化物半導体）、ＴｉＯ２（酸化チタン、または微量にＮｂを含んだ酸化チタン）、ＮｉＯ（酸化ニッケル）、ＷＯ３（酸化タングステン）を用いることができる。
また、酸化物（又は酸化物層）の材質としては、低抵抗化の効果をより効果的に得る観点より、酸化物半導体（又は酸化物半導体層）であることが好ましい。
従って、酸化物（又は酸化物層）の材質としては、Ｉｎ、Ｇａ、及びＺｎの少なくとも１種の元素を含む酸化物半導体（又は酸化物半導体層）が好ましく、具体的には、ＺｎＯ又はＩＧＺＯがより好ましく、ＩＧＺＯが特に好ましい。
【００４６】
前記ＩＧＺＯは、一般的には、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ） （ただしａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０）の組成からなるものである。本発明におけるＩＧＺＯとしては、前記ａ、ｂ、ｃの範囲の材料系であればよいが、エッチング特性及びデバイス特性の観点からは、ａが０．４〜０．９、ｂが０．１〜０．６、ｃが０．５〜５．０の範囲が好ましく、ａが０．５〜０．９、ｂが０．１〜０．５、ｃが０．５〜１．０の範囲がより好ましい。
ＩＧＺＯの組成比は、ＲＢＳ（ラザフォード後方散乱）分析法、ＸＲＦ（蛍光Ｘ線分析）等により求めることができる。
【００４７】
また、ＩＧＺＯ膜は、ＩＧＺＯの多結晶焼結体をターゲットとして気相成膜法を用いて成膜することが好ましい。気相成膜法の中でも、スパッタリング法及びパルスレーザー蒸着法（ＰＬＤ法）がより好ましく、量産性の観点から、スパッタリング法が特に好ましい。
なお、スパッタリング法は、ＩＧＺＯターゲット、Ｉｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、及びＺｎＯターゲットを組み合わせて用いる共スパッタ法であってもよい。
また、形成されたＩＧＺＯ膜は、既述のパターニング方法によりパターニングされていてもよい。
【００４８】
＜低抵抗化処理工程＞
本発明における低抵抗化処理工程は、前記基板の電位よりも高い電位を前記酸化物の一部領域又は全領域に印加することで、前記領域の比抵抗を低下させる工程である。
ここで、電位の印加は、低抵抗化処理を行う領域の電位が前記前記低抵抗化処理を行う領域以外の電位よりも相対的に高くなるように行われていればよく、前記低抵抗化処理を行う領域に正の電位を印加する形態には限定されない。例えば、前記低抵抗化処理を行う領域にグラウンド電位（０Ｖ）を印加し、前記低抵抗化処理を行う領域以外に負の電位を印加する形態も含まれる。
【００４９】
前記低抵抗化処理を行う領域の電位と、前記低抵抗化処理を行う領域以外の電位と、の差（電位差）は、比抵抗を低下させる効果をより効果的に得る観点より、１００ｍＶ以上が好ましく、３０００ｍＶ以上がより好ましい。
また、電位の印加時間は、１箇所につき０．１〜１０００秒が好ましく、５〜１００秒がより好ましい。
【００５０】
電位の印加方法としては、例えば、導電性材料（例えば、銅やタングステンやＳＵＳなどの金属や、非導電性材料に導電性カーボンなどをコーティングした素材）によって構成された電位印加用電極を、前記低抵抗化処理を行う領域に対向又は接触させることにより行う方法が好適である。
ここで、対向又は接触としては特に限定はないが、電位印加用電極と前記低抵抗化処理を行う領域との最近接距離が０ｎｍ以上２０ｎｍ以下（より好ましくは０ｎｍ以上１０ｎｍ以下）である状態が好ましい。
電位印加用電極としては特に限定はなく、針状の電極であっても、前記低抵抗化処理を行う領域に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である電極（例えば、ブロック状の電極）であってもよい。
前記針状の電極としては、走査プローブ顕微鏡（原子間力顕微鏡（ＡＦＭ）、走査型トンネル顕微鏡（ＳＴＭ）、等）の探針を用いることができる。針状の電極を用いる場合には、前記低抵抗化処理を行う領域内で、該針状の電極を順次走査させながら電位印加を行う。
【００５１】
一方、前記「前記低抵抗化処理を行う領域に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である電極」は、「針状の電極」に対し、より広い面積に対し同時に電位を印加できる点（即ち、電極を走査させることなく（また、走査させたとしてもわずかな走査距離で）電位を印加できる点）で好適である。このような電極を用いることで、効率良い電位印加を行うことができ、電子素子の製造のスループットが向上する。
前記電極の面積は、電位印加の効率の観点からは、１×１０−６ｍ２以上が好ましい。
また、電位印加の効率の観点からは、前記電極の対向又は接触させる部分の面積を、前記低抵抗化処理を行う領域の面積と同じ面積とすることも好ましい。
【００５２】
更に、前記電極の対向又は接触させる部分には、多数（例えば、密度１０４本／ｍｍ２以上１０１０本／ｍｍ２以下）のナノスケール又はマイクロメータスケールの構造体（例えば、直径０．０１〜１０μｍ、長さ０．０１〜１０μｍの針状構造体）が設けられていてもよい（例えば、後述する実験例４）。
更に、これらの構造体が設けられている領域は、後述する実験例４のような円形の領域である必然性は無く、作製したいデバイスに適応させるべく多角形の領域であっても良い。
このような形態によれば、より効率よく電位を印加できる。
この形態では、例えば針状構造体の先端と前記低抵抗化処理を行う領域との距離を、０ｎｍ以上２０ｎｍ以下（より好ましくは０ｎｍ以上１０ｎｍ以下）として電圧印加を行う形態が好適である。
【００５３】
前記低抵抗化処理工程における電位の印加方法のより好ましい形態としては、一方の電位印加用電極（以下、「一方の電極」ともいう）を前記低抵抗化処理を行う領域に対向又は接触させ、かつ、基板の前記低抵抗化処理を行う領域以外の部分のうち少なくとも１部に、他方の電位印加用電極（以下、「他方の電極」ともいう）を対向又は接触させて、前記一方の電極に対し前記他方の電極よりも高い電位を印加する形態である。
電位の印加方法のより具体的な形態としては、
（１）前記一方の電極に正の電位を印加し、前記他方の電極に、負の電位、グラウンド電位（０Ｖ）、又は、前記一方の電極に与えた電位よりも小さい正の電位を印加する形態や、
（２）前記一方の電極にグラウンド電位（０Ｖ）を印加し、前記他方の電極に負の電位を印加する形態、
が挙げられる。
【００５４】
前記低抵抗化処理工程の処理を行う雰囲気には特に限定は無いが、前記低抵抗化処理を行う領域の比抵抗を低下させる効果をより効果的に得る観点からは、酸素分圧の低い雰囲気（大気の２０％よりも低い雰囲気）や還元性ガス及び、必要に応じ水分を含む雰囲気中で行うことがより好ましい。
還元性ガスとしては、例えば、水素ガス、アルゴンガス、窒素ガス、フォーミグガス等が挙げられる。
【００５５】
＜高抵抗化処理工程＞
本発明の電子素子の製造方法は、更に、前記基板の最表層の酸化物における前記低抵抗化処理を行う領域以外の第２の領域に、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程を有していてもよい。
ここで、電位の印加は、第２の領域の電位が前記酸化物の前記第２の領域以外の電位よりも相対的に低くなるように行われていればよく、第２の領域に負の電位を印加する形態には限定されず、例えば、第２の領域にグラウンド電位（０Ｖ）を印加し、前記第２の領域以外に正の電位を印加する形態も含まれる。
【００５６】
上記高抵抗化処理工程により第２の領域の比抵抗が上昇する原因は明らかではないが、上記のような電位を印加することにより、酸化物中の酸素欠損量を減少させられるため、と推測される。但し、本発明はこの原因によって限定されることはない。
【００５７】
第２の領域の電位と、前記基板の前記第２の領域以外の電位と、の差（電位差）は、比抵抗を上昇させる効果の観点より、１００ｍＶ以上が好ましく、５００ｍＶ以上がより好ましい。
また、電位の印加時間は、１箇所につき０．１〜１０００秒が好ましく、５〜１００秒がより好ましい。
【００５８】
電位の印加方法としては、例えば、電位印加用電極を前記第２の領域に対向又は接触させることにより行う方法が好適である。
電位印加用電極としては、第２の領域に対向又は接触させる部分として１×１０−１５ｍ２以上の面積を有する電極を用いることが好ましい。
対向及び接触の好ましい形態、電位印加用電極の好ましい形態、並びに電極の面積の好ましい範囲等については、既述の低抵抗化処理工程におけるものと同様である。
【００５９】
前記高抵抗化処理工程における電位の印加方法のより好ましい形態としては、一方の電位印加用電極（一方の電極）を前記第２の領域に対向又は接触させ、かつ、基板の第２の領域以外の部分のうち少なくとも１部に、他方の電位印加用電極（他方の電極）を対向又は接触させ、前記一方の電極に対し前記他方の電極よりも低い電位を印加する形態である。
電位の印加方法のより具体的な形態としては、
（１）一方の電極に負の電位を印加し、前記他方の電極に、正の電位、グラウンド電位（０Ｖ）、又は、一方の電極に与えた電位よりも大きい（即ち０Ｖに近い）負の電位とする形態や、
（２）一方の電極をグラウンド電位（０Ｖ）とし、前記他方の電極を正の電位とする形態、
が挙げられる。
【００６０】
また、前記高抵抗化処理工程の処理を行う雰囲気には特に限定は無いが、第２の領域の比抵抗を上昇させる効果をより効果的に得る観点からは、酸化性ガス及び、必要に応じ水分を含む雰囲気中で行うことがより好ましい。
酸化性ガスとしては、例えば、酸素ガス、オゾンガス、亜酸化窒素ガス、水蒸気等が挙げられる。
【００６１】
＜その他の工程＞
本発明の電子素子の製造方法は、必要に応じ、上記以外のその他の工程を有していてもよい。
即ち、本発明の電子素子の製造方法では、目的とする電子素子の製造過程のうちの少なくとも一部に、前記低抵抗化処理工程（及び、必要に応じ前記高抵抗化処理工程）が含まれていればよく、これらの工程に加え、公知の電子素子の製造工程（成膜工程、パターニング工程、洗浄工程、熱処理工程等）が含まれていてもよい。
【００６２】
＜実施形態＞
本発明の電子素子基板の製造方法によれば、薄膜トランジスタ、キャパシタ、高抵抗素子、ストライプ状電極等、種々の電子素子を製造することができる。
以下、本発明の電子素子基板の製造方法の具体的な実施形態について説明する。
【００６３】
（薄膜トランジスタのソース電極及びドレイン電極の形成）
第１の実施形態として、前記低抵抗化処理工程において前記第１の領域の比抵抗を低下させることにより、薄膜トランジスタのソース電極及びドレイン電極を形成する形態が挙げられる。
【００６４】
以下、第１の実施形態の一例について、図１（Ａ）〜（Ｄ）及び図２を参照しながら説明する。
図１（Ａ）〜（Ｄ）は、第１の実施形態の一例である薄膜トランジスタ１００の製造方法を概念的に表す製造工程図であり、図２は、製造される薄膜トランジスタ１００のＡ−Ａ断面図である。
【００６５】
まず、図１（Ａ）及び図２に示すように、パターニングされたゲート電極１２と、ゲート絶縁膜１４と、が設けられた基板１０を準備する。
基板１０としては、前述のとおりであり好ましい範囲も同様である。
なお、図１（Ａ）〜（Ｄ）では、基板の図示を省略してある。
【００６６】
−ゲート電極−
ゲート電極１２は、導電性及び耐熱性（５００℃以上）を有するものを用い、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、Ａｇ−Ｐｄ−Ｃｕ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することができる。
ゲート電極１２としては、これらの導電膜を単層構造又は２層以上の積層構造として用いることができる。
ゲート電極１２の形成においては、まず、例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜する。ゲート電極１２の厚みは、１０ｎｍ〜１０００ｎｍ（より好ましくは５０ｎｍ〜２００ｎｍ）とすることが好ましい。
例えば、スパッタ等の手段により、Ｍｏ膜、Ａｌ膜、Ａｌ−Ｎｄ膜、又はこれらの積層膜を形成する。
成膜後、例えば、パターニング工程により所定の形状にパターニングを行う。
【００６７】
−ゲート絶縁膜−
基板１０上にゲート電極１２を形成した後、ゲート絶縁膜１４を形成する。
ゲート絶縁膜１４は、絶縁性及び耐熱性（望ましくは、５００℃以上）を有するものが好ましく、例えば、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
ゲート絶縁膜１４も、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜する。必要に応じ、前述のパターニング工程により所定の形状にパターニングを行う。
【００６８】
ゲート絶縁膜１４の厚みは、リーク電流低減、電圧耐性の向上、駆動電圧の低減等の観点より、１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましく、１００ｎｍ〜４００ｎｍが特に好ましい。
ゲート絶縁膜１４の形成の具体例としては、膜厚１００〜４００ｎｍの酸化シリコン（ＳｉＯ２等）、窒化シリコン（ＳｉＮｘ等）等の絶縁膜を、スパッタ、ＣＶＤ等の手段により形成する形態が好適である。
【００６９】
−活性層（半導体層）−
ゲート絶縁膜１４を形成した後、図１（Ｂ）に示すように、アイランドパターン状にパターニングされた酸化物半導体層１６を形成する（図１（Ｂ））。
酸化物半導体層１６の好ましい態様は前述のとおりであり、好ましい範囲も同様である。酸化物半導体層１６としては、例えば、アモルファスＩＧＺＯ層やＺｎＯ層を用いることができる。
酸化物半導体層１６の膜厚は、例えば、５〜１００ｎｍである。
【００７０】
−低抵抗化処理工程−
形成された酸化物半導体層１６に対し、一対のブロック状電極３０（平坦部を有する電位印加用電極）を用いて前述の低抵抗化処理を行う（図１（Ｃ））。
具体的には、図１（Ｃ）に示すように、酸化物半導体層１６表面の第１の領域（後述のソース電極１８Ｓ及びドレイン電極１８Ｄとなる領域）にブロック状電極３０を接触させ、かつ、酸化物半導体層１６表面の第１の領域以外の領域の一点Ｐ１に、他の電極を接触させて電位印加の準備を行う。なお、一対のブロック状電極３０は、それぞれ、直方体の形状の導電体（例えば、銅などの金属）から構成されており、ある一つの面を対象物に対向又は接触させることにより、対象物に対し電位を印加できるように構成されている。
次に、前記一対のブロック状電極３０に前記他の電極よりも高い電位を印加する（低抵抗化処理）。なお、一対のブロック状電極３０は、互いに同電位である。
この低抵抗化処理により、酸化物半導体層１６表面のうち、ブロック状電極３０を接触させた領域（第１の領域）の比抵抗が低下する。
【００７１】
以上により、アイランドパターンに形成された酸化物半導体膜中（即ち、同一酸化物半導体部位中）に、低抵抗化処理が施された第１の領域（比抵抗が低下した第１の領域）として、ソース電極１８Ｓ及びドレイン電極１８Ｄが形成される（図１（Ｄ））。酸化物半導体層１６中、ブロック状電極３０を接触させなかった領域の比抵抗は変化せず、ソース電極１８Ｓ及びドレイン電極１８Ｄの間の領域が、薄膜トランジスタのチャネル部１７を構成する。このようにして、フォトリソ工程を経ることなく簡易な方法で、チャネル部、ソース電極及びドレイン電極が作製される。
以上により、薄膜トランジスタ１００が作製される。
【００７２】
図２は、図１（Ｄ）のＡ−Ａ線断面図である。
図２に示すように、薄膜トランジスタ１００は、基板１０上に、ゲート電極１２と、ゲート絶縁膜１４と、ソース電極１８Ｓ、ドレイン電極１８Ｄ及びチャネル部１７と、を有して構成されている。
ソース電極１８Ｓ、ドレイン電極１８Ｄ及びチャネル部１７は、同一層内（同一酸化物半導体部位内）に形成されている。詳しくは、酸化物半導体層が、ソース電極１８Ｓとドレイン電極１８Ｄとチャネル部１７とに区画された構成となっている。
このため、チャネル部とソース電極及びドレイン電極とを別個の層として設けた場合における界面汚染の問題や、寄生容量の問題が低減される。
【００７３】
以上、第１の実施形態（薄膜トランジスタのソース電極及びドレイン電極を形成する形態）の一例を、図１及び図２を参照しながら説明したが、第１の実施形態は図１及び図２で示した例に限定されることはない。
例えば、図２の断面図では、酸化物半導体層の全膜厚分が低抵抗化されてソース電極１８Ｓ及びドレイン電極１８Ｄが形成された図となっているが、第１の形態では全膜厚分が低抵抗化される形態には限定されず、図３に示す断面図に示すように、酸化物半導体層の膜厚の途中までが低抵抗化される形態であってもよい。
【００７４】
また、図１（Ｄ）においてソース電極１８Ｓ及びドレイン電極１８Ｄを形成した後、保護膜（ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、有機絶縁膜、等）を形成してもよい。
また、チャネル部を高抵抗化する必要が有る場合には、図１（Ｄ）における低抵抗化処理工程の前又は後に、高抵抗化処理工程を設け、チャネル部の高抵抗化処理を行ってもよい。
また、薄膜トランジスタの製造工程として公知の工程（熱処理工程、各種洗浄工程、コンタクトホール形成工程、等）を含んでいてもよい。
【００７５】
また、上記図１では、一対のブロック状電極を用いた低抵抗化処理により、ソース電極及びドレイン電極を同時に形成したが、ソース電極及びドレイン電極は別個独立の低抵抗化処理により、別個独立に（即ち、タイミングをずらして）形成してもよい。
即ち、酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタのソース電極を形成し、かつ、同一酸化物部位内（例えば、同一アイランドパターン内）の別の領域の比抵抗を低下させることによりドレイン電極を形成する形態となっていれば、図１（Ｃ）に示すような具体的形態には限定されない。
【００７６】
図４は、図１（Ｄ）で形成された薄膜トランジスタのソース電極１８Ｓ、ドレイン電極１８Ｄ、酸化物半導体層１６を膜面側からみた概略平面図である。
ソース電極及びドレイン電極の形状の好ましい形態は、ソース電極１８Ｓが多角形（但し図４の如き四角形には限定されない）であり、かつ、ドレイン電極１８Ｄが、ソース電極１８Ｓの１辺Ｌ１と平行かつ同じ長さで互いに向かい合う辺Ｌ２を有する多角形（図４の如き四角形には限定されない）である形態である。
【００７７】
また、前記ソース電極と前記ドレイン電極の間の領域に対し、前記低抵抗化処理又は前記高抵抗化処理を施すことにより、前記ソース電極と前記ドレイン電極との間の領域の酸化物部位の比抵抗を調整して電子チャネルとしてもよい（例えば、図５、６、及び７の概略平面図に示す電子チャネル１７Ａ、１７Ｂ、又は１７Ｃ）。
この場合、ソース電極とドレイン電極との間の領域の酸化物（例えば、図５〜７に示す電子チャネル１７Ａ、１７Ｂ、又は１７Ｃ）の比抵抗が、ソース電極及び前記ドレイン電極以外の場所（例えば、図５〜７中の酸化物半導体層１６）の比抵抗と異なっている。
【００７８】
また、上記第１の実施形態は、薄膜トランジスタの製造以外にも、２端子半導体素子やキャパシタの製造にも応用できる。
即ち、ゲート電極を設けないこと（即ち、ゲート電極を有しない基板を用いること）以外は上記薄膜トランジスタの作製と同様にして、２端子半導体素子を作製できる。
また、一対の（二つの）ブロック状電極に代えて一つのブロック状電極を用いること以外は上記薄膜トランジスタの作製と同様にして、キャパシタを作製できる。この場合、上記薄膜トランジスタにおけるゲート電極がキャパシタの下部電極を構成し、一つのブロック状電極により低抵抗化処理が施される第１の領域がキャパシタの上部電極を構成する。
【００７９】
（キャパシタの電極の形成）
本発明の電子素子基板の製造方法の第２の実施形態として、前記低抵抗化処理工程において前記第１の領域の比抵抗を低下させることにより、キャパシタの電極を作製する形態が挙げられる。
【００８０】
以下、第２の実施形態の一例について、図８（Ａ）〜（Ｅ）及び図９を参照しながら説明する。
図８（Ａ）〜（Ｅ）は、第２の実施形態の一例であるキャパシタ２００の製造方法を概念的に表す製造工程図であり、図９は、製造されるキャパシタ２００のＢ−Ｂ断面図である。
【００８１】
まず、図８（Ａ）及び図９に示すように、絶縁膜１１４が設けられた基板１１０を準備する。なお、図８（Ａ）〜（Ｅ）では、基板の図示を省略してある。
次に、図８（Ｂ）に示すように、絶縁膜１１４上に酸化物半導体層１１６を形成する。
ここで、基板１１０、絶縁膜１１４、及び酸化物半導体層１１６は、薄膜トランジスタ１００における基板１０、ゲート絶縁膜１４、及び酸化物半導体層１６と同様の構成とすることができる。
【００８２】
−高抵抗化処理工程−
形成された酸化物半導体層１１６に対し、一つのブロック状電極１２０（平坦部を有する電位印加用電極）を用いて前述した高抵抗化処理を行う（図８（Ｃ））。
具体的には、図８（Ｃ）に示すように、酸化物半導体層１６表面の第２の領域（後述の絶縁部１１７となる領域）に一つのブロック状電極１２０を接触させ、かつ、酸化物半導体層１１６表面の第２の領域以外の領域の一点Ｐ２に、他の電極を接触させて電位印加の準備を行う。ここで、ブロック状電極１２０は、酸化物半導体層１１６を二つの領域に分断するような配置で接触させる。なお、ブロック状電極１２０としては、薄膜トランジスタ１００の作製に用いたブロック状電極３０と同様の構成ものを用いることができる。
次に、ブロック状電極１２０に対し前記他の電極よりも低い電位を印加する（高抵抗化処理）。
この高抵抗化処理により、酸化物半導体層１１６を二つの領域に分断する第２の領域（ブロック状電極１２０を接触させた領域）の比抵抗が上昇する。
【００８３】
−低抵抗化処理工程−
高抵抗化処理工程後、引き続き、低抵抗化処理工程を行う（図８（Ｄ））。
具体的には、図８（Ｄ）に示すように、酸化物半導体層１１６表面の第１の領域（前記第２の領域によって二つの領域に分断された酸化物半導体層１１６のそれぞれの領域）に一対のブロック状電極１３０を接触させ、かつ、酸化物半導体層１１６表面の第１の領域以外の領域（例えば第２の領域）に、他の電極を接触させて電位印加の準備を行う。なお、ブロック状電極１３０としては、薄膜トランジスタ１００の作製に用いたブロック状電極３０と同様の構成ものを用いることができる。
次に、前記一対のブロック状電極１３０に対し前記他の電極よりも高い電位を印加する（低抵抗化処理）。なお、一対のブロック状電極１３０は、互いに同電位である。
この低抵抗化処理により、酸化物半導体層１１６表面のうち、ブロック状電極１３０を接触させた領域（第１の領域）の比抵抗が低下する。
【００８４】
以上により、酸化物半導体膜中に、低抵抗化処理が施された第１の領域として、キャパシタ用電極１１８及びキャパシタ用電極１１９が形成される（図８（Ｅ））。一方、キャパシタ用電極１１８とキャパシタ用電極１１９との間には、高抵抗化処理が施された第２の領域として絶縁部１１７が形成されている。
このようにして、フォトリソ工程を経ることなく簡易な方法で、一対のキャパシタ用電極、及び該キャパシタ用電極間に存在する絶縁部が作製される。
以上により、キャパシタ２００が作製される。
【００８５】
図９は、図８（Ｅ）のＢ−Ｂ断面図である。
図９に示すように、キャパシタ２００は、基板１１０上に、絶縁膜１１４と、一対のキャパシタ用電極１１８及び１１９並びに該電極間に存在する絶縁部１１７と、を有して構成されている。
一対のキャパシタ用電極１１８及び１１９並びに該電極間に存在する絶縁部１１７は、同一層（酸化物半導体層）中に形成されている。詳しくは、酸化物半導体層が、キャパシタ用電極１１８とキャパシタ用電極１１９と絶縁部１１７とに区画された構成となっている。
このため従来、キャパシタ用電極と絶縁部とが別個の層として設けられていたことによる界面汚染の問題等が低減される。
【００８６】
以上、第２の実施形態（キャパシタの電極を形成する形態）の一例を、図８及び図９を参照しながら説明したが、第２の実施形態は図８及び図９で示した例に限定されることはない。
例えば、上記高抵抗化処理工程は省略することができ、酸化物半導体層１１６に、低抵抗化処理工程によりキャパシタ用電極１１８及びキャパシタ用電極１１９を形成することのみによってもキャパシタを形成できる。
即ち、第２の実施形態は、低抵抗化処理工程において酸化物の２箇所の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内（例えば同一のアイランドパターン内）の前記２箇所の領域の間の領域の比抵抗を上昇させることにより、キャパシタを形成する方法であれば特に限定はない。
また、キャパシタの製造工程として公知の工程（熱処理工程、各種洗浄工程、等）を含んでいてもよい。
【００８７】
（ストライプ状電極の形成）
第３の実施形態として、前記低抵抗化処理工程において前記第１の領域の比抵抗を低下させることにより、ストライプ状の電極を形成する形態が挙げられる。
図１０は、第３の実施形態の一例を概念的に表す製造工程図である。
【００８８】
以下、第３の実施形態の一例について、図１０（Ａ）〜（Ｃ）を参照しながら説明する。
図１０（Ａ）〜（Ｃ）は、第３の実施形態の一例であるストライプ状電極付き基板３００の製造方法を概念的に表す製造工程図である。
【００８９】
まず、図１０（Ａ）に示すように基板２１０を準備する。
次に、図１０（Ｂ）に示すように、基板２１０上に酸化物半導体層２１６を形成する。
ここで、基板２１０及び酸化物半導体層２１６は、酸化物半導体層をパターニングしないことを除き、薄膜トランジスタ１００における基板１０及び酸化物半導体層１６と同様の構成とすることができる。
【００９０】
−低抵抗化処理工程−
形成された酸化物半導体層２１６に対し、マルチプローブ電極２３０を用いて前述の低抵抗化処理を行う（図１０（Ｃ））。
ここで、マルチプローブ電極２３０は、図１０（Ｃ）に示すように、一列に配列された複数の針状電極を備えている。
低抵抗化処理工程は、具体的には、酸化物半導体層２１６表面に、マルチプローブ電極２３０の各針状電極先端を接触させ、マルチプローブ電極２３０全体を矢印Ｓの方向にスキャンさせながら電位印加を行う。このとき、各針状電極先端には酸化物半導体層２１６よりも高い電位を印加する。
以上により、酸化物半導体層２１６上に、ストライプ状の低抵抗領域（ストライプ状電極２１８）が形成される。このようにしてフォトリソ工程を経ることなく簡易な方法でストライプ状電極が作製される。
【００９１】
なお、図１０（Ｃ）では、全針状電極に正の電位を与える場合の一例を表しているが、第３の実施形態はこの一例には限定されない。例えば、隣り合う針状電極に与える電位の極性を変化させる（即ち、正の電位を印加した針状電極の隣の針状電極には、負の電位を印加する）ことで、低抵抗領域と高抵抗領域とが交互に配列されるストライプ状の電極を形成することもできる。
また、低抵抗化処理工程の前又は後に、マルチプローブ電極を用いた高抵抗化処理工程を行うことでも、低抵抗領域と高抵抗領域とが交互に配列されるストライプ状の電極を形成することができる。
即ち、第３の実施形態は、低抵抗化処理工程において前記酸化物の複数の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内の別の複数の領域の比抵抗を上昇させることにより、ストライプ状の電極を形成する形態であれば特に限定はない。
【００９２】
以上で形成されたストライプ状電極付き基板は、パッシブマトリクス方式（単純マトリクス方式）の表示装置用の基板として用いることができる。
即ち、ストライプ状電極付き基板を２枚用意し、ストライプ状電極が互いに直交するように（クロスニコル）張り合わせ、間に液晶を介在させることで、パッシブマトリクス方式の液晶表示装置とすることができる。
【００９３】
（一対の櫛型電極の形成）
第４の実施形態として、前記低抵抗化処理工程において前記酸化物の、対の櫛型の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内の櫛型の領域の間の領域の比抵抗を上昇させることにより、対の櫛型電極を形成する形態が挙げられる。
図１１は、対の櫛型電極を示す概略平面図である。
図１１に示すように、酸化物半導体層３１６内に（同一酸化物半導体部位に）、低抵抗化処理により形成された、櫛型電極３１８及び櫛型電極３１９が相互にかみ合うように配置されている（但し、両者は接触していない）。
必要に応じ、櫛型の領域の間の領域３１７、及び、酸化物半導体層３１６のうち電極の周囲の領域の比抵抗を高抵抗化処理により上昇させてもよい。
以上で説明した対の櫛型電極は、例えば、電子素子の電極やキャパシタとして用いることができる。
【００９４】
（パターン電極を用いた処理方法）
第５の実施形態として、パターン電極を用いることで酸化物半導体層に、少なくとも低抵抗パターン（及び、必要に応じ高抵抗パターン）を形成する方法が挙げられる。
この第５の実施形態の一例を図１２〜図１４を参照して説明する。
【００９５】
図１２（Ａ）は、第５の実施形態に用いるパターン電極の一例を示す概略平面図であり、図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ線断面図である。
図１２に示すパターン電極４２０では、正方形のパターン状の凸部４２２が格子状に配列されている。
凸部４２２は、例えば一辺３μｍの正方形とすることができる。また、凸部４２２同士の間隔Ｓ（凸部４２２同士の最近接距離）は、例えば、６μｍとすることができる。凸部４２２の高さｈは、例えば１００ｎｍとすることができる。
ただし、上記の具体的寸法については一例に過ぎず、ナノまたはマイクロメータースケールであれば特に限定はない。また、パターンの形状も正方形には限定されず、多角形、円形、楕円形、不定形等のあらゆる形状とすることができる。
【００９６】
図１３は、パターン電極を用いて酸化物層に電位を印加する様子の一例を示す概略断面図であり、図１４は、パターン電極を用いて形成された低抵抗パターン領域及び高抵抗パターン領域の一例を示す概略断面図である。
図１３に示すように、酸化物半導体層４４０が設けられた下部電極４３０を準備し、パターン電極４２０の凸部を酸化物半導体層４４０に押し当て、酸化物半導体層４４０の一部領域に、下部電極４３０よりも高い電位を印加することで、酸化物半導体層に図１４に示す低抵抗パターン領域４４２を形成することができる（低抵抗化処理）。
更に、パターン電極４２０の凸部４２２を酸化物半導体層４４０に押し当て、酸化物半導体層４４０の一部領域に、下部電極４３０よりも低い電位を印加することで、酸化物半導体層に図１４に示す高抵抗パターン領域４４６を形成することもできる（高抵抗化処理）。
また、図１４に示すように、酸化物半導体層４４０には、電位印加を行わない領域として、低抵抗パターン領域と高抵抗パターン領域との中間の抵抗を有する領域４４４が存在していてもよい。
上記低抵抗化処理（及び必要に応じ用いられる高抵抗化処理）では、パターン電極４２０を、該酸化物半導体層に平行な平面内でＸＹ方向に動かしながら、酸化物半導体層に押し当てる操作及び電位を印加する操作を繰り返し行うことで、酸化物半導体層の広い領域に、周期的な低抵抗パターン領域（及び必要に応じ高抵抗パターン領域）を形成することができる。
【実施例】
【００９７】
以下、本発明を実施例により更に具体的に説明するが、本発明は以下の実施例に限定されるものではない。
【００９８】
〔実験例１〕
実験例１として、低抵抗化処理工程及び高抵抗化処理工程に関する実験を行った。
＜薄膜試料の作製＞
以下のようにして図１５（Ａ）に示す構成の薄膜試料を作製した。
即ち、真空蒸着法により、石英ガラス基板上に、厚さ２００ｎｍのＡｕ膜を成膜した。なお、形成したＡｕ膜は、下記ＩＧＺＯ膜への電位印加用の膜である。
このＡｕ膜上に、メタルマスクを用いたスパッタにより、厚さ１００ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１．５：０．５：１）膜を、下地のＡｕ膜の一部が露出するようにパターン状に形成し、薄膜試料とした。
ＩＧＺＯ膜の比抵抗を東陽テクニカ製Resitest8300を用いて測定したところ、２．７８×１０−３Ω・ｃｍであった。
【００９９】
＜低抵抗化処理＞
次に、図１５（Ｂ）に示すように、薄膜試料のＡｕ膜の部分にニードルプローブを接触させ、ＩＧＺＯ膜に原子間力顕微鏡の探針（導電性ダイヤモンドコート）を接触させた。
次に、前記探針をグラウンド（０Ｖ）とし、ニードルプローブでＡｕ部分に負バイアス（−４０００ｍＶ）をかけながら、探針で表面をライン状に走査した（低抵抗化処理）。
【０１００】
＜高抵抗化処理＞
次に、図１５（Ｃ）に示すように、薄膜試料のＡｕ膜の部分にニードルプローブを接触させ、ＩＧＺＯ膜の前記低抵抗化処理を行った箇所とは異なる箇所に前記原子間力顕微鏡の探針を接触させた。
次に、前記探針をグラウンド（０Ｖ）とし、ニードルプローブでＡｕ部分に正バイアス（＋１０００ｍＶ）をかけながら、探針で表面をライン状に走査した（高抵抗化処理）。
【０１０１】
＜電流マッピング＞
次に、図１５（Ｄ）に示すように、薄膜試料のＡｕ膜の部分にニードルプローブを接触させ、ＩＧＺＯ膜に前記原子間力顕微鏡の探針を接触させた。
前記探針をグラウンド（０Ｖ）とし、ニードルプローブでＡｕ部分に正バイアス（＋５０ｍＶ）をかけながら、電流マッピングを行った。
ここで、電流マッピングはPacific Nanotechnology社製 Nano-Rを用いて行った。
【０１０２】
図１６に電流マッピング像を示す。
図１６中、左側の明線部（領域（Ｂ）内）は、上記低抵抗化処理において探針で表面をライン状に走査した跡であり、右側の暗線部（領域（Ｃ）内）は、上記高抵抗化処理において探針で表面をライン状に走査した跡である。
また、図１６中、明線は背景に比べて比抵抗が低い領域を示しており、暗線は背景に比べて比抵抗が高い領域を示している。
図１６に示すように、ＩＧＺＯ膜表面のうちの第１の領域（図１６中の明線部）の電位を前記第１の領域以外の電位よりも高くすることにより、前記第１の領域の比抵抗を低下させることができることが確認された。
更に、ＩＧＺＯ膜表面のうちの第２の領域（図１６中の暗線部）の電位を前記第２の領域以外の電位よりも低くすることにより、前記第２の領域の比抵抗を上昇させることができることが確認された。
【０１０３】
＜抵抗値変化の確認＞
次に、Pacific Nanotechnology社製 Nano-Rを用い、ニードルプローブへの印加電圧（印加電位）と、ＩＧＺＯ膜の抵抗値と、の関係を調査した。
図１７は、ニードルプローブへの印加電圧（印加電位）と、ＩＧＺＯ膜の抵抗値と、の関係を示すグラフである。
図１７中、抵抗値［Ω］の数値に関し、記号”Ｅ”は、その次に続く数値が１０を底とした”べき指数”であることを示し、「”Ｅ”及び”べき指数”」で表される数値が、”Ｅ”の前の数値に乗算されることを示す。例えば、「１．０Ｅ＋０８」との表記は「１．０×１０８」であることを示す。
図１７に示すように、印加電位を−４０００ｍＶとした（即ち、低抵抗化処理を行った）ときは、印加電位０ｍＶ（即ち、未処理）のときと比較して、実際にＩＧＺＯ膜の抵抗値が低下していた。
一方、印加電位を＋１０００ｍＶとした（即ち、高抵抗化処理を行った）ときは、印加電位０ｍＶ（即ち、未処理）のときと比較して、実際にＩＧＺＯ膜の抵抗値が上昇していた。
【０１０４】
〔実験例２〕
実験例１のＩＧＺＯ膜を下記表１に示す各種の膜に変更した以外は実験例１と同様にして、低抵抗化処理及び高抵抗化処理の実験を行った。
実験例１のＩＧＺＯ膜の評価結果も合わせ、評価結果を下記表１に示す。
【０１０５】
【表１】
【０１０６】
表１中、「導体」とは１．０×１０−３Ω・ｃｍ未満の状態を指し、「半導体」とは比抵抗１．０×１０−３Ω・ｃｍ以上１×１０９Ω・ｃｍ以下の状態を指し、「絶縁体」とは比抵抗が１．０×１０９Ω・ｃｍより大きい状態を指す。
【０１０７】
表１に示すように、比抵抗１×１０９Ω・ｃｍ以下の酸化物では、第１の領域に対し前記第１の領域以外の電位（−４０００ｍＶ）よりも高い電位（０Ｖ）を印加する処理（低抵抗化処理）により、前記第１の領域の比抵抗を低下させることができることが確認された。
更に、比抵抗１×１０９Ω・ｃｍ以下の酸化物では、第２の領域に対し前記第２の領域以外の電位（＋１０００ｍＶ）よりも低い電位（０Ｖ）を印加する処理（高抵抗化処理）により、前記第２の領域の比抵抗を上昇させることができることも確認された。
従って、少なくとも低抵抗化処理（更に必要に応じ高抵抗化処理）により、当該酸化膜を、少なくとも２種類以上の比抵抗領域（例えば、高抵抗領域、低抵抗領域、及び中間の抵抗の３種類の比抵抗領域）に区画することができ、任意のデザインで電気抵抗のパターンを形成することができ、多様な電子素子を作製できることが確認された。
【０１０８】
〔実験例３〕
実験例３（参考実験）として、実験例１よりも広い面積を高抵抗化処理する実験を行った。
まず、図１８（Ａ）に示す構成の薄膜試料を作製した。
即ち、石英ガラス基板上に、実験例１と同様の厚さ１００ｎｍのＩＧＺＯ膜を形成し、薄膜試料とした。
【０１０９】
次に、図１８（Ｂ）に示すように、ＩＧＺＯ膜の一箇所にニードルプローブを接触させ、別の箇所に原子間力顕微鏡の探針（導電性ダイヤモンドコート）を接触させた。
次に、探針をグラウンド（０Ｖ）とし、ニードルプローブに正バイアス（＋５０００ｍＶ）をかけながら、探針で表面の５μｍ□の領域を走査した（高抵抗化処理）。
【０１１０】
次に、ニードルプローブのバイアスを＋５００ｍＶとし、電流値を測定しながら表面の１０μｍ□の領域（高抵抗化処理を行った５μｍ□の領域を含む領域）を探針で走査した（電流マッピング）。
また、高抵抗化処理が行われたＩＧＺＯ膜表面を、原子間力顕微鏡（ＡＦＭ）及び走査型電子顕微鏡（ＳＥＭ）にて観察した。
【０１１１】
図１９（Ａ）は、ＡＦＭトポ像であり、図１９（Ｂ）はＡＦＭ鳥瞰図であり、図１９（Ｃ）は電流マッピング像である。
図２０はＳＥＭ像である。
【０１１２】
図１９（Ｃ）に示すように、探針によって走査した５μｍ□の領域では、全域に渡り均一に比抵抗が上昇していた。
この結果より、例えば、５μｍ□の平坦部を有するブロック状電極の該平坦部を、ＩＧＺＯ等の酸化物表面に対向又は接触させることにより、効率よく（電極を走査することなく）５μｍ□の領域の比抵抗を上昇させることができると考えられる。
更に、高抵抗化処理の場合と同様に、低抵抗化処理においても、平坦部を有するブロック状電極の該平坦部を、ＩＧＺＯ等の酸化物表面に対向又は接触させることにより、効率よく（電極を走査することなく）比抵抗を低下させることができると考えられる。
【０１１３】
〔実験例４〕
低抵抗化処理又は高抵抗化処理に用いる電極の一例として、これらの処理を行おうとする酸化物表面に対して対向させる面に多数のナノスケール又はマイクロメータスケールの構造体を有する電極を作製した。
作製した電極の構造は、ＧａＮ基板表面（電極表面）にＺｎＯナノロッド（構造体）がパターン状に密集して生えている構造である。このような電極を用いることで、低抵抗化処理又は高抵抗化処理をより効率よく行うことができる。
図２１は作製した電極を倍率３０００倍で撮影したＳＥＭ写真であり、図２２は同じ電極を倍率１００００倍で撮影したＳＥＭ写真である。
図２１及び図２２に示すように、ＧａＮ基板表面における複数の円形パターン（直径６．５μｍの円形パターン）内に、直径数十ｎｍ程度、長さ約２μｍのＺｎＯナノロッドが密集して生えている。
【０１１４】
上記ＧａＮ基板上にＺｎＯナノロッドを有する構成の電極は、以下のようにして作製した。
まず、レジストをコートしたＧａＮ基板上に、フォトリソ法によって直径６．５μｍの複数の円形パターン（レジストを除去した部分）を形成した。次に、Ａｕを真空蒸着により３ｎｍ成膜し、次いでリフトオフすることで、ＧａＮ基板上に直径６．５μｍ、厚み３ｎｍの複数のＡｕの円形パターンを形成した。
次に、Ａｕパターンを設けたＧａＮ基板を窒素雰囲気中で１０分間、１０００℃で焼成した後、化学気相輸送法によりＺｎＯのナノロッドをＡｕパターン部分に成長させた。化学気相輸の実験手順は次の通りである。
まず、材料となるＺｎＯとＣの混合粉末（モル比１：１）をアルミナ製のボートに乗せて両端開放の石英ガラス管の一端に設置し、アルミナボートから約３０センチ離れた位置に先述のＧａＮ基板を設置した。次にこの石英ガラス管を横型ＣＶＤ装置（フラップテクノロジー社製）に挿入し、アルゴンと酸素（１％）を流してロータリーポンプで真空引きしながら（全圧０．３ｋＰａ）、材料部分を１０５０℃で１時間加熱した。その後、自然冷却させてから、ＧａＮ基板を取り出した。
取り出したＧａＮ基板のナノロッド形成面側をＳＥＭで観察したところ、図２１及び図２２に示すＺｎＯのナノロッドが確認できた。
【符号の説明】
【０１１５】
１０、１１０、２１０ 基板
１２ ゲート電極
１４ ゲート絶縁膜
１６、１１６、２１６ 酸化物半導体層
１７ チャネル部
１８Ｓ ソース電極
１８Ｄ ドレイン電極
３０、１２０、１３０ ブロック状電極
１００ 薄膜トランジスタ
１１４ 絶縁膜
１１７ 絶縁部
１１８ キャパシタ用電極
１１９ キャパシタ用電極
２００ キャパシタ
２１８ ストライプ状電極
２３０ マルチプローブ電極
３００ ストライプ状電極付き基板
【技術分野】
【０００１】
本発明は、電子素子基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、酸化物導電体や酸化物半導体を用いた電子デバイスが注目されている。
例えば、ＩＴＯ（酸化インジウム錫）は透明な導電膜として実用化されているし、ＩＧＺＯ（インジウム、ガリウム、及び亜鉛を含む酸化物）、ＺｎＯ（酸化亜鉛）等は酸化物半導体として、ＴＦＴの活性層や各種センサ、発光デバイス等への応用が研究されている。
多くの酸化物はバンドギャップが広く、可視光に対して透明であることから、酸化物導電体／半導体を用いることで、従来の材料では実現できなかった新規な電子デバイスを作製できると期待されている。
【０００３】
ところで、薄膜トランジスタ（Thin Film Transistor；TFT）やコンデンサ（キャパシタ）等の電子素子は、一般に、成膜、フォトリソグラフィーによるレジストパターン形成、エッチング、及びレジストパターン剥離を含む一連の工程を、複数回繰り返すことにより形成される。
例えば、ボトムゲート構造のＴＦＴの場合、ゲート電極、ゲート絶縁膜、活性層（半導体層）、ソース・ドレイン電極、及びパッシベーション層等のそれぞれについて、上記一連の工程を行う必要があり、多段階の成膜及びエッチングが必要である。
【０００４】
電子素子の簡単な製造方法としては、透明導電性酸化物層を陽極とし、原子間力顕微鏡（ＡＦＭ）又は走査型トンネル顕微鏡（ＳＴＭ）で代表される、所謂、操作型プローブ顕微鏡（ＳＰＭ）の探針を陰極として、前記陰極に負のバイアスを印加して電界を加えることにより、透明導電性酸化物層において、導電体領域に隣接して、より高抵抗な半導体領域を形成する技術が知られている（例えば、特許文献１参照）。
また、この技術に関連し、原子間力顕微鏡の探針を、酸化物系薄膜であるＬａ０．８Ｂａ０．２ＭｎＯ３（ＬＢＭＯ）薄膜表面に近接させる、所謂ＡＦＭリソグラフィーの研究事例が報告されている（例えば、非特許文献１参照）。
また、上記以外にも、原子間力顕微鏡の探針を用いた微細加工技術に関し、種々の検討が行われている（例えば、特許文献２〜４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６８７２４号公報
【特許文献２】特開平１０−２２３６０９号公報
【特許文献３】特開２０００−１６２４５９号公報
【特許文献４】特開２００４−１１０９２６号公報
【非特許文献】
【０００６】
【非特許文献１】J.App.Phys.95(2004)7091
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の技術では、透明酸化物層の電気抵抗を高めることにより導電体中に半導体領域を作製できるに過ぎず、作製できる電子素子の種類が限定的である。
また、上記非特許文献１では、ＬＢＭＯ薄膜表面に対して、通常のＡＦＭ陽極酸化の極性と同じく、探針に薄膜の電位よりも低い電位（マイナス方向）を印加すると、ＡＦＭリソグラフィーの制御性が低くなる一方で、薄膜の電位よりも高い電位（プラス方向）に印加すると制御性が高くなるとの報告がなされているが、プラス方向にした場合の表面層の電気抵抗が高くなったのか、低くなったのかの記載は一切なされていない。
また、その他のＳＰＭを用いた陽極酸化微細加工の技術においても、酸化物を低抵抗化する手法については見出されていない。
このため、酸化物を低抵抗化することにより、より簡易な工程でより多様な電子素子を製造する方法の開発が求められている。
【０００８】
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、酸化物の一部領域又は全領域の比抵抗を低下させることにより、簡易な工程で多様な電子素子を作製できる電子素子基板の製造方法を提供することにある。
また、本発明の目的は、酸化物の同一層内に様々な比抵抗値を有する領域を隣接して有し、しかも各領域間の界面での不純物による汚染がなく、簡素な構成の多様な酸化物電子デバイスを容易に実現できる電子素子基板を提供することにある。
【課題を解決するための手段】
【０００９】
本発明者は鋭意検討した結果、酸化物の一部領域又は全領域に対し、基板や酸化物の他の部分よりも高い電位を印加する処理により、当該一部領域又は全領域の比抵抗を低下させることができるとの知見を得、この知見に基づき本発明を完成した。
即ち、前記課題を解決するための具体的手段は以下のとおりである。
【００１０】
＜１＞ 少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する電子素子基板の製造方法。
【００１１】
＜２＞ 少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の第１の領域に対し、前記酸化物の前記第１の領域以外の電位よりも高い電位を印加することにより、前記第１の領域の比抵抗を低下させる低抵抗化処理工程と、
前記酸化物の前記第１の領域以外の第２の領域に対し、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程と、
を有し、
前記酸化物の同一領域内に低抵抗領域及び高抵抗領域の少なくとも２種類以上の領域を有する電子素子基板の製造方法。
【００１２】
＜３＞ 前記酸化物の同一領域内に、更に、電位印加を行わない領域がある＜１＞又は＜２＞に記載の電子素子基板の製造方法。
【００１３】
＜４＞ 前記酸化物が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物半導体である＜1＞〜＜３＞のいずれか１項に記載の電子素子基板の製造方法。
【００１４】
＜５＞ 前記酸化物が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである＜１＞〜＜４＞のいずれか１項に記載の電子素子基板の製造方法。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【００１５】
＜６＞ 前記低抵抗化処理工程は、前記酸化物に、導電性材料によって構成された電極を対向又は接触させることにより行う＜１＞〜＜５＞のいずれか１項に記載の電子素子基板の製造方法。
【００１６】
＜７＞ 前記低抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である＜６＞に記載の電子素子基板の製造方法。
【００１７】
＜８＞ 前記低抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分に多数のナノスケール又はマイクロメータスケールの構造体が設けられている＜６＞又は＜７＞に記載の電子素子基板の製造方法。
【００１８】
＜９＞ 前記高抵抗化処理工程は、前記酸化物に、導電性材料によって構成された電極を対向又は接触させることにより行う＜２＞〜＜８＞のいずれか１項に記載の電子素子基板の製造方法。
【００１９】
＜１０＞ 前記高抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である＜９＞に記載の電子素子基板の製造方法。
【００２０】
＜１１＞ 前記高抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分に多数のナノスケール又はマイクロメータスケールの構造体が設けられている＜９＞又は＜１０＞に記載の電子素子基板の製造方法。
【００２１】
＜１２＞ 前記低抵抗化処理工程において、前記酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタのソース電極を形成し、かつ、同一酸化物部位内の別の領域の比抵抗を低下させることによりドレイン電極を形成する＜１＞〜＜１１＞に記載の電子素子基板の製造方法。
【００２２】
＜１３＞ 前記低抵抗化処理工程において、前記酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタの多角形のソース電極を形成し、かつ、同一酸化物部位内の別の領域の比抵抗を低下させることにより、ソース電極の１辺と平行かつ同じ長さで互いに向かい合う辺を有する多角形のドレイン電極を形成する＜１＞〜＜１２＞のいずれか１項に記載の電子素子基板の製造方法。
【００２３】
＜１４＞ 前記ソース電極と前記ドレイン電極の間の領域に対し、前記低抵抗化処理工程の処理又は前記高抵抗化処理工程の処理を施すことにより、前記ソース電極と前記ドレイン電極との間の領域の酸化物部位の比抵抗を調整して電子チャネルとする＜１２＞又は＜１３＞に記載の電子素子基板の製造方法。
【００２４】
＜１５＞ 前記低抵抗化処理工程において前記酸化物の２箇所の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内の前記２箇所の領域の間の領域の比抵抗を上昇させることにより、キャパシタを形成する＜１＞〜＜１１＞のいずれか１項に記載の電子素子基板の製造方法。
【００２５】
＜１６＞ 前記低抵抗化処理工程において前記酸化物の、対の櫛型の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内の櫛型の領域の間の領域の比抵抗を上昇させることにより、対の櫛型電極を形成する＜１＞〜＜１１＞のいずれか１項に記載の電子素子基板の製造方法。
【００２６】
＜１７＞ 前記低抵抗化処理工程において前記酸化物の複数の領域の比抵抗を低下させ、さらに必要に応じて前記高抵抗化処理工程において同一酸化物部位内の別の複数の領域の比抵抗を上昇させることにより、ストライプ状の電極を形成する＜１＞〜＜１１＞のいずれか１項に記載の電子素子基板の製造方法。
【００２７】
＜１８＞ 少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における同一酸化物部位内に、比抵抗の低い低抵抗領域、比抵抗の高い高抵抗領域、及び前記低抵抗領域と前記高抵抗領域との中間の比抵抗をもつ領域の少なくとも３種類以上の領域を有する電子素子基板。
【００２８】
＜１９＞ 前記酸化物が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物半導体である＜１８＞に記載の電子素子基板。
【００２９】
＜２０＞ 前記酸化物が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである＜１８＞又は＜１９＞に記載の電子素子基板。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【発明の効果】
【００３０】
本発明によれば、酸化物の一部領域又は全領域の比抵抗を低下させることにより、簡易な工程で多様な電子素子を作製できる電子素子基板の製造方法を提供することができる。
また、本発明によれば、酸化物の同一層内に様々な比抵抗値を有する領域を隣接して有し、しかも各領域間の界面での不純物による汚染がなく、簡素な構成の多様な酸化物電子デバイスを容易に実現できる電子素子基板を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態の一例を示す製造工程図である。
【図２】図１（Ｄ）のＡ−Ａ断面を示す概略断面図である。
【図３】本発明の第１の実施形態の別の一例を示す概略断面図である。
【図４】本発明の第１の実施形態の一例を示す概略平面図である。
【図５】本発明の第１の実施形態の別の一例を示す概略平面図である。
【図６】本発明の第１の実施形態の別の一例を示す概略平面図である。
【図７】本発明の第１の実施形態の別の一例を示す概略平面図である。
【図８】本発明の第２の実施形態の一例を示す製造工程図である。
【図９】図８（Ｅ）のＢ−Ｂ断面を表す概略断面図である。
【図１０】本発明の第３の実施形態の一例を示す製造工程図である。
【図１１】本発明の第４の実施形態の一例を示す概略平面図である。
【図１２】（Ａ）は、本発明の第５の実施形態に用いるパターン電極の一例を示す概略平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ線断面図である。
【図１３】本発明の第５の実施形態において、パターン電極を用いて酸化物層に電位を印加する様子の一例を示す概略断面図である。
【図１４】本発明の第５の実施形態において、パターン電極を用いて形成された低抵抗パターン領域及び高抵抗パターン領域の一例を示す概略断面図である。
【図１５】（Ａ）は、実験例１における薄膜試料の構成を示す概略断面図であり、（Ｂ）は、該試料に対する低抵抗化処理の方法を示す概略断面図であり、（Ｃ）は、該試料に対する高抵抗化処理の方法を示す概略断面図であり、（Ｄ）は、該試料に対する電流マッピングの方法を示す概略断面図である。
【図１６】実験例１における電流マッピング像である。
【図１７】実験例１における、ニードルプローブへの印加電圧とＩＧＺＯ膜の抵抗値との関係を示すグラフである。
【図１８】（Ａ）は、実験例３における薄膜試料の構成を示す概略断面図であり、（Ｂ）は、該試料に対する高抵抗化処理の方法を示す概略断面図であり、（Ｃ）は、該試料に対する電流マッピングの方法を示す概略断面図である。
【図１９】（Ａ）は、実験例３におけるＡＦＭトポ像であり、（Ｂ）は、実験例３におけるＡＦＭ鳥瞰図であり、（Ｃ）は、実験例３における電流マッピング像である。
【図２０】実験例３におけるＳＥＭ像である。
【図２１】実験例４における構造体のＳＥＭ像（倍率３０００倍）である。
【図２２】実験例４における構造体のＳＥＭ像（倍率１００００倍）である。
【発明を実施するための形態】
【００３２】
本発明の電子素子基板の製造方法は、少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する。ここで、前記最表層の一部（酸化物）には低抵抗化処理工程を行う領域以外の領域（例えば、後述する高抵抗化処理工程を行う領域や、電位印加を行わない領域）が存在していてもよい。
以下、上記の「前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる」という処理を、単に「低抵抗化処理」ということがある。
【００３３】
電子素子基板の製造方法を上記本発明の構成とすることにより、前記酸化物の一部領域又は全領域の比抵抗を低下させることができ、最表層の一部に低抵抗領域を形成できるので、簡易な工程で多様な酸化物電子素子を作製できる。
上記低抵抗化処理工程により酸化物の比抵抗が低下する原因は明らかではないが、上記のような電位を印加することにより、酸化物中の酸素欠損量を増大させられるためと推測される。但し、本発明はこの原因によって限定されることはない。
【００３４】
従来の電子素子の製造方法では、電極や絶縁層、半導体層等の各要素ごとに、成膜、レジストパターン形成、エッチング、及びレジストパターン剥離を含むフォトリソ工程の処理を行う必要があり、製造工程が複雑であった。また、上記各要素は、別個の層として形成されるため、寄生容量の問題や、レジストパターンの剥離残りによる各層間の界面汚染の問題があった。
本発明の電子素子基板の製造方法によれば、電位（極性制御も含む）の印加のみにより高抵抗領域と低抵抗領域とを形成できるので、製造工程が簡略化される。また、同一層内に高抵抗領域と低抵抗領域とを形成できるので、界面汚染の問題や寄生容量の問題も低減される。さらに、同一金属元素組成の構成で、半導体層／電極層の界面が形成されることから、理想的なオーミック電極の形成に非常に適している製造方法と考えられる。
【００３５】
本発明の電子素子基板の製造方法の一例として、例えば、半導体層である酸化物層の一部の比抵抗を低下させることにより、半導体層に隣接する電極層を形成することができる。
このようにして、例えば、薄膜トランジスタのソース電極及びドレイン電極と、ソース電極及びドレイン電極間に存在する半導体層（チャネル層）と、を同一層内に形成することができる。
また、薄膜トランジスタに限らず、同一層内に、一対の電極と、該一対の電極間に存在する半導体層と、を有する２端子型の電子素子を作製することができる。更に、この半導体層を例えば後述の高抵抗化処理工程によって絶縁化することにより、同一層内に、一対の電極と、該一対の電極間に存在する絶縁層と、を有するキャパシタを作製することもできる。
【００３６】
本発明において「（基板の）最表層」とは、基板の厚み方向について、最表面（深さ０ｎｍ）から深さ３０ｎｍまでの領域を指す。本発明における「最表層」は前記の領域を指す用語であり、独立した層である形態には限定されない。
【００３７】
本発明の電子素子基板の製造方法は、更に、前記最表層における酸化物の前記低抵抗化処理を行う領域（以下、「第１の領域」ともいう）以外の第２の領域に対し、前記基板における前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程を有することが好ましい。
この好ましい形態は、具体的には、少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の第１の領域に対し、前記酸化物の前記第１の領域以外の電位よりも高い電位を印加することにより、前記第１の領域の比抵抗を低下させる低抵抗化処理工程と、前記酸化物の前記第１の領域以外の第２の領域に対し、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程と、を有し、前記酸化物の同一領域内に低抵抗領域及び高抵抗領域の少なくとも２種類以上の領域を有する電子素子基板を製造する電子素子基板の製造方法である。
以下、上記の「前記酸化物の第１の領域に対し、前記酸化物の前記第１の領域以外の電位よりも高い電位を印加することにより、前記第１の領域の比抵抗を低下させる」という処理を単に「低抵抗化処理」ということがあり、上記の「前記酸化物の前記第１の領域以外の第２の領域に対し、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる」という処理を単に「高抵抗化処理」ということがある。
これにより、酸化物の同一領域内に低抵抗領域及び高抵抗領域の少なくとも２種類以上の領域を形成できるので、より多様な酸化物電子素子を作製できる。
【００３８】
本発明の電子素子基板の製造方法は、更に、前記低抵抗化処理を行う領域及び前記高抵抗化処理を行う領域以外に、電位印加を行わない領域を有することが好ましい。この電位印加を行わない領域は、換言すれば、高抵抗化処理も低抵抗化処理も施されない領域である。
これにより最表層における酸化物を、高抵抗領域と、低抵抗領域と、中間の比抵抗の領域（前記高抵抗領域と前記低抵抗領域との中間の比抵抗を示す領域）と、の少なくとも３種類の比抵抗を有する領域に区画することができるので、任意のデザインで電気抵抗のパターンを形成することができ、より多様な酸化物電子素子を作製できる。
本発明における電子素子基板の具体的形態としては、
（１）最表層における酸化物が、低抵抗化処理を行う領域、高抵抗化処理を行う領域、及び電位印加を行わない領域から構成される形態、
（２）最表層における酸化物が、低抵抗化処理を行う領域及び電位印加を行わない領域から構成される形態、
のいずれであってもよい。
【００３９】
以下、本発明の電子素子の製造方法の各工程について説明する。
【００４０】
（基板）
本発明における基板は、少なくとも最表層の一部が、比抵抗１×１０９Ω・cm以下の酸化物からなる基板である。
基板としては、少なくとも最表層の一部が前記酸化物で構成されていれば特に制限はなく、前記酸化物からなる基板（基板自体が前記酸化物である形態）であってもよいし、表面層として前記酸化物からなる層（以下、「酸化物層」ともいう）を備えた基板（基板上に表面層として前記酸化物層を形成する形態）であってもよい。
【００４１】
基板自体が酸化物である形態における基板としては、後述する酸化物から構成される基板を用いることができる。
表面層として酸化物層を備えた形態における基板としては、具体的には、ガラス基板、ポリエチレンナフタレート（ＰＥＮ）基板、ポリエチレンテレフタレート（ＰＥＴ）基板、ポリカーボネート（ＰＣ）基板、ポリイミド（ＰＩ）基板等の透明フィルム基板、ＹＳＺ基板、サファイア基板、Ｓｉ基板、ＧａＮ基板、金属アルミニウムの表面を湿式陽極酸化処理を施してある陽極酸化アルミ基板などを用いることができる。
いずれの形態の場合においても、基板の厚みは、機械的強度の観点等より、０．１〜１０ｍｍが好ましく、０．１５〜１ｍｍがより好ましい。
【００４２】
（酸化物）
比抵抗１×１０９Ω・ｃｍ以下の酸化物（又は酸化物層）の比抵抗としては、電位印加処理時における局所的な帯電防止等の観点より、１×１０４Ω・ｃｍ以下がより好ましい。
【００４３】
また、基板上に前記酸化物層を形成する方法としては特に限定はなく、スパッタ、プラズマＣＶＤ、ＰＬＤ、真空蒸着、イオンプレーティング等の公知の方法で形成できる。
酸化物層の層厚は、１〜１０００ｎｍが好ましく、５〜２００ｎｍがより好ましい。
【００４４】
また、酸化物層は、公知のパターニング方法によってパターニングされていてもよい。
公知のパターニング方法としては、フォトエッチング（フォトリソグラフィー及びエッチングによりパターニングする方法）、リフトオフ法（レジストパターン形成、成膜、レジストパターン剥離をこの順に行う方法）、マスク成膜法（マスクを介した成膜方法）等の公知の方法が挙げられる。
【００４５】
また、前記比抵抗１×１０９Ω・ｃｍ以下の酸化物（又は酸化物層）の材質としては、低抵抗化の効果をより効果的に得る観点より、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物が好ましい。
Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物としては、例えば、ＩＴＯ（酸化インジウム錫）、ＩＺＯ（酸化インジウム亜鉛）、ＺｎＯ（酸化亜鉛）、ＩＧＺＯ（Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体）、ＩＧＭＯ（Ｉｎ、Ｇａ、及びＭｇを含む酸化物半導体）、ＴｉＯ２（酸化チタン、または微量にＮｂを含んだ酸化チタン）、ＮｉＯ（酸化ニッケル）、ＷＯ３（酸化タングステン）を用いることができる。
また、酸化物（又は酸化物層）の材質としては、低抵抗化の効果をより効果的に得る観点より、酸化物半導体（又は酸化物半導体層）であることが好ましい。
従って、酸化物（又は酸化物層）の材質としては、Ｉｎ、Ｇａ、及びＺｎの少なくとも１種の元素を含む酸化物半導体（又は酸化物半導体層）が好ましく、具体的には、ＺｎＯ又はＩＧＺＯがより好ましく、ＩＧＺＯが特に好ましい。
【００４６】
前記ＩＧＺＯは、一般的には、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ） （ただしａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０）の組成からなるものである。本発明におけるＩＧＺＯとしては、前記ａ、ｂ、ｃの範囲の材料系であればよいが、エッチング特性及びデバイス特性の観点からは、ａが０．４〜０．９、ｂが０．１〜０．６、ｃが０．５〜５．０の範囲が好ましく、ａが０．５〜０．９、ｂが０．１〜０．５、ｃが０．５〜１．０の範囲がより好ましい。
ＩＧＺＯの組成比は、ＲＢＳ（ラザフォード後方散乱）分析法、ＸＲＦ（蛍光Ｘ線分析）等により求めることができる。
【００４７】
また、ＩＧＺＯ膜は、ＩＧＺＯの多結晶焼結体をターゲットとして気相成膜法を用いて成膜することが好ましい。気相成膜法の中でも、スパッタリング法及びパルスレーザー蒸着法（ＰＬＤ法）がより好ましく、量産性の観点から、スパッタリング法が特に好ましい。
なお、スパッタリング法は、ＩＧＺＯターゲット、Ｉｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、及びＺｎＯターゲットを組み合わせて用いる共スパッタ法であってもよい。
また、形成されたＩＧＺＯ膜は、既述のパターニング方法によりパターニングされていてもよい。
【００４８】
＜低抵抗化処理工程＞
本発明における低抵抗化処理工程は、前記基板の電位よりも高い電位を前記酸化物の一部領域又は全領域に印加することで、前記領域の比抵抗を低下させる工程である。
ここで、電位の印加は、低抵抗化処理を行う領域の電位が前記前記低抵抗化処理を行う領域以外の電位よりも相対的に高くなるように行われていればよく、前記低抵抗化処理を行う領域に正の電位を印加する形態には限定されない。例えば、前記低抵抗化処理を行う領域にグラウンド電位（０Ｖ）を印加し、前記低抵抗化処理を行う領域以外に負の電位を印加する形態も含まれる。
【００４９】
前記低抵抗化処理を行う領域の電位と、前記低抵抗化処理を行う領域以外の電位と、の差（電位差）は、比抵抗を低下させる効果をより効果的に得る観点より、１００ｍＶ以上が好ましく、３０００ｍＶ以上がより好ましい。
また、電位の印加時間は、１箇所につき０．１〜１０００秒が好ましく、５〜１００秒がより好ましい。
【００５０】
電位の印加方法としては、例えば、導電性材料（例えば、銅やタングステンやＳＵＳなどの金属や、非導電性材料に導電性カーボンなどをコーティングした素材）によって構成された電位印加用電極を、前記低抵抗化処理を行う領域に対向又は接触させることにより行う方法が好適である。
ここで、対向又は接触としては特に限定はないが、電位印加用電極と前記低抵抗化処理を行う領域との最近接距離が０ｎｍ以上２０ｎｍ以下（より好ましくは０ｎｍ以上１０ｎｍ以下）である状態が好ましい。
電位印加用電極としては特に限定はなく、針状の電極であっても、前記低抵抗化処理を行う領域に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である電極（例えば、ブロック状の電極）であってもよい。
前記針状の電極としては、走査プローブ顕微鏡（原子間力顕微鏡（ＡＦＭ）、走査型トンネル顕微鏡（ＳＴＭ）、等）の探針を用いることができる。針状の電極を用いる場合には、前記低抵抗化処理を行う領域内で、該針状の電極を順次走査させながら電位印加を行う。
【００５１】
一方、前記「前記低抵抗化処理を行う領域に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である電極」は、「針状の電極」に対し、より広い面積に対し同時に電位を印加できる点（即ち、電極を走査させることなく（また、走査させたとしてもわずかな走査距離で）電位を印加できる点）で好適である。このような電極を用いることで、効率良い電位印加を行うことができ、電子素子の製造のスループットが向上する。
前記電極の面積は、電位印加の効率の観点からは、１×１０−６ｍ２以上が好ましい。
また、電位印加の効率の観点からは、前記電極の対向又は接触させる部分の面積を、前記低抵抗化処理を行う領域の面積と同じ面積とすることも好ましい。
【００５２】
更に、前記電極の対向又は接触させる部分には、多数（例えば、密度１０４本／ｍｍ２以上１０１０本／ｍｍ２以下）のナノスケール又はマイクロメータスケールの構造体（例えば、直径０．０１〜１０μｍ、長さ０．０１〜１０μｍの針状構造体）が設けられていてもよい（例えば、後述する実験例４）。
更に、これらの構造体が設けられている領域は、後述する実験例４のような円形の領域である必然性は無く、作製したいデバイスに適応させるべく多角形の領域であっても良い。
このような形態によれば、より効率よく電位を印加できる。
この形態では、例えば針状構造体の先端と前記低抵抗化処理を行う領域との距離を、０ｎｍ以上２０ｎｍ以下（より好ましくは０ｎｍ以上１０ｎｍ以下）として電圧印加を行う形態が好適である。
【００５３】
前記低抵抗化処理工程における電位の印加方法のより好ましい形態としては、一方の電位印加用電極（以下、「一方の電極」ともいう）を前記低抵抗化処理を行う領域に対向又は接触させ、かつ、基板の前記低抵抗化処理を行う領域以外の部分のうち少なくとも１部に、他方の電位印加用電極（以下、「他方の電極」ともいう）を対向又は接触させて、前記一方の電極に対し前記他方の電極よりも高い電位を印加する形態である。
電位の印加方法のより具体的な形態としては、
（１）前記一方の電極に正の電位を印加し、前記他方の電極に、負の電位、グラウンド電位（０Ｖ）、又は、前記一方の電極に与えた電位よりも小さい正の電位を印加する形態や、
（２）前記一方の電極にグラウンド電位（０Ｖ）を印加し、前記他方の電極に負の電位を印加する形態、
が挙げられる。
【００５４】
前記低抵抗化処理工程の処理を行う雰囲気には特に限定は無いが、前記低抵抗化処理を行う領域の比抵抗を低下させる効果をより効果的に得る観点からは、酸素分圧の低い雰囲気（大気の２０％よりも低い雰囲気）や還元性ガス及び、必要に応じ水分を含む雰囲気中で行うことがより好ましい。
還元性ガスとしては、例えば、水素ガス、アルゴンガス、窒素ガス、フォーミグガス等が挙げられる。
【００５５】
＜高抵抗化処理工程＞
本発明の電子素子の製造方法は、更に、前記基板の最表層の酸化物における前記低抵抗化処理を行う領域以外の第２の領域に、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程を有していてもよい。
ここで、電位の印加は、第２の領域の電位が前記酸化物の前記第２の領域以外の電位よりも相対的に低くなるように行われていればよく、第２の領域に負の電位を印加する形態には限定されず、例えば、第２の領域にグラウンド電位（０Ｖ）を印加し、前記第２の領域以外に正の電位を印加する形態も含まれる。
【００５６】
上記高抵抗化処理工程により第２の領域の比抵抗が上昇する原因は明らかではないが、上記のような電位を印加することにより、酸化物中の酸素欠損量を減少させられるため、と推測される。但し、本発明はこの原因によって限定されることはない。
【００５７】
第２の領域の電位と、前記基板の前記第２の領域以外の電位と、の差（電位差）は、比抵抗を上昇させる効果の観点より、１００ｍＶ以上が好ましく、５００ｍＶ以上がより好ましい。
また、電位の印加時間は、１箇所につき０．１〜１０００秒が好ましく、５〜１００秒がより好ましい。
【００５８】
電位の印加方法としては、例えば、電位印加用電極を前記第２の領域に対向又は接触させることにより行う方法が好適である。
電位印加用電極としては、第２の領域に対向又は接触させる部分として１×１０−１５ｍ２以上の面積を有する電極を用いることが好ましい。
対向及び接触の好ましい形態、電位印加用電極の好ましい形態、並びに電極の面積の好ましい範囲等については、既述の低抵抗化処理工程におけるものと同様である。
【００５９】
前記高抵抗化処理工程における電位の印加方法のより好ましい形態としては、一方の電位印加用電極（一方の電極）を前記第２の領域に対向又は接触させ、かつ、基板の第２の領域以外の部分のうち少なくとも１部に、他方の電位印加用電極（他方の電極）を対向又は接触させ、前記一方の電極に対し前記他方の電極よりも低い電位を印加する形態である。
電位の印加方法のより具体的な形態としては、
（１）一方の電極に負の電位を印加し、前記他方の電極に、正の電位、グラウンド電位（０Ｖ）、又は、一方の電極に与えた電位よりも大きい（即ち０Ｖに近い）負の電位とする形態や、
（２）一方の電極をグラウンド電位（０Ｖ）とし、前記他方の電極を正の電位とする形態、
が挙げられる。
【００６０】
また、前記高抵抗化処理工程の処理を行う雰囲気には特に限定は無いが、第２の領域の比抵抗を上昇させる効果をより効果的に得る観点からは、酸化性ガス及び、必要に応じ水分を含む雰囲気中で行うことがより好ましい。
酸化性ガスとしては、例えば、酸素ガス、オゾンガス、亜酸化窒素ガス、水蒸気等が挙げられる。
【００６１】
＜その他の工程＞
本発明の電子素子の製造方法は、必要に応じ、上記以外のその他の工程を有していてもよい。
即ち、本発明の電子素子の製造方法では、目的とする電子素子の製造過程のうちの少なくとも一部に、前記低抵抗化処理工程（及び、必要に応じ前記高抵抗化処理工程）が含まれていればよく、これらの工程に加え、公知の電子素子の製造工程（成膜工程、パターニング工程、洗浄工程、熱処理工程等）が含まれていてもよい。
【００６２】
＜実施形態＞
本発明の電子素子基板の製造方法によれば、薄膜トランジスタ、キャパシタ、高抵抗素子、ストライプ状電極等、種々の電子素子を製造することができる。
以下、本発明の電子素子基板の製造方法の具体的な実施形態について説明する。
【００６３】
（薄膜トランジスタのソース電極及びドレイン電極の形成）
第１の実施形態として、前記低抵抗化処理工程において前記第１の領域の比抵抗を低下させることにより、薄膜トランジスタのソース電極及びドレイン電極を形成する形態が挙げられる。
【００６４】
以下、第１の実施形態の一例について、図１（Ａ）〜（Ｄ）及び図２を参照しながら説明する。
図１（Ａ）〜（Ｄ）は、第１の実施形態の一例である薄膜トランジスタ１００の製造方法を概念的に表す製造工程図であり、図２は、製造される薄膜トランジスタ１００のＡ−Ａ断面図である。
【００６５】
まず、図１（Ａ）及び図２に示すように、パターニングされたゲート電極１２と、ゲート絶縁膜１４と、が設けられた基板１０を準備する。
基板１０としては、前述のとおりであり好ましい範囲も同様である。
なお、図１（Ａ）〜（Ｄ）では、基板の図示を省略してある。
【００６６】
−ゲート電極−
ゲート電極１２は、導電性及び耐熱性（５００℃以上）を有するものを用い、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、Ａｇ−Ｐｄ−Ｃｕ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することができる。
ゲート電極１２としては、これらの導電膜を単層構造又は２層以上の積層構造として用いることができる。
ゲート電極１２の形成においては、まず、例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜する。ゲート電極１２の厚みは、１０ｎｍ〜１０００ｎｍ（より好ましくは５０ｎｍ〜２００ｎｍ）とすることが好ましい。
例えば、スパッタ等の手段により、Ｍｏ膜、Ａｌ膜、Ａｌ−Ｎｄ膜、又はこれらの積層膜を形成する。
成膜後、例えば、パターニング工程により所定の形状にパターニングを行う。
【００６７】
−ゲート絶縁膜−
基板１０上にゲート電極１２を形成した後、ゲート絶縁膜１４を形成する。
ゲート絶縁膜１４は、絶縁性及び耐熱性（望ましくは、５００℃以上）を有するものが好ましく、例えば、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
ゲート絶縁膜１４も、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜する。必要に応じ、前述のパターニング工程により所定の形状にパターニングを行う。
【００６８】
ゲート絶縁膜１４の厚みは、リーク電流低減、電圧耐性の向上、駆動電圧の低減等の観点より、１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましく、１００ｎｍ〜４００ｎｍが特に好ましい。
ゲート絶縁膜１４の形成の具体例としては、膜厚１００〜４００ｎｍの酸化シリコン（ＳｉＯ２等）、窒化シリコン（ＳｉＮｘ等）等の絶縁膜を、スパッタ、ＣＶＤ等の手段により形成する形態が好適である。
【００６９】
−活性層（半導体層）−
ゲート絶縁膜１４を形成した後、図１（Ｂ）に示すように、アイランドパターン状にパターニングされた酸化物半導体層１６を形成する（図１（Ｂ））。
酸化物半導体層１６の好ましい態様は前述のとおりであり、好ましい範囲も同様である。酸化物半導体層１６としては、例えば、アモルファスＩＧＺＯ層やＺｎＯ層を用いることができる。
酸化物半導体層１６の膜厚は、例えば、５〜１００ｎｍである。
【００７０】
−低抵抗化処理工程−
形成された酸化物半導体層１６に対し、一対のブロック状電極３０（平坦部を有する電位印加用電極）を用いて前述の低抵抗化処理を行う（図１（Ｃ））。
具体的には、図１（Ｃ）に示すように、酸化物半導体層１６表面の第１の領域（後述のソース電極１８Ｓ及びドレイン電極１８Ｄとなる領域）にブロック状電極３０を接触させ、かつ、酸化物半導体層１６表面の第１の領域以外の領域の一点Ｐ１に、他の電極を接触させて電位印加の準備を行う。なお、一対のブロック状電極３０は、それぞれ、直方体の形状の導電体（例えば、銅などの金属）から構成されており、ある一つの面を対象物に対向又は接触させることにより、対象物に対し電位を印加できるように構成されている。
次に、前記一対のブロック状電極３０に前記他の電極よりも高い電位を印加する（低抵抗化処理）。なお、一対のブロック状電極３０は、互いに同電位である。
この低抵抗化処理により、酸化物半導体層１６表面のうち、ブロック状電極３０を接触させた領域（第１の領域）の比抵抗が低下する。
【００７１】
以上により、アイランドパターンに形成された酸化物半導体膜中（即ち、同一酸化物半導体部位中）に、低抵抗化処理が施された第１の領域（比抵抗が低下した第１の領域）として、ソース電極１８Ｓ及びドレイン電極１８Ｄが形成される（図１（Ｄ））。酸化物半導体層１６中、ブロック状電極３０を接触させなかった領域の比抵抗は変化せず、ソース電極１８Ｓ及びドレイン電極１８Ｄの間の領域が、薄膜トランジスタのチャネル部１７を構成する。このようにして、フォトリソ工程を経ることなく簡易な方法で、チャネル部、ソース電極及びドレイン電極が作製される。
以上により、薄膜トランジスタ１００が作製される。
【００７２】
図２は、図１（Ｄ）のＡ−Ａ線断面図である。
図２に示すように、薄膜トランジスタ１００は、基板１０上に、ゲート電極１２と、ゲート絶縁膜１４と、ソース電極１８Ｓ、ドレイン電極１８Ｄ及びチャネル部１７と、を有して構成されている。
ソース電極１８Ｓ、ドレイン電極１８Ｄ及びチャネル部１７は、同一層内（同一酸化物半導体部位内）に形成されている。詳しくは、酸化物半導体層が、ソース電極１８Ｓとドレイン電極１８Ｄとチャネル部１７とに区画された構成となっている。
このため、チャネル部とソース電極及びドレイン電極とを別個の層として設けた場合における界面汚染の問題や、寄生容量の問題が低減される。
【００７３】
以上、第１の実施形態（薄膜トランジスタのソース電極及びドレイン電極を形成する形態）の一例を、図１及び図２を参照しながら説明したが、第１の実施形態は図１及び図２で示した例に限定されることはない。
例えば、図２の断面図では、酸化物半導体層の全膜厚分が低抵抗化されてソース電極１８Ｓ及びドレイン電極１８Ｄが形成された図となっているが、第１の形態では全膜厚分が低抵抗化される形態には限定されず、図３に示す断面図に示すように、酸化物半導体層の膜厚の途中までが低抵抗化される形態であってもよい。
【００７４】
また、図１（Ｄ）においてソース電極１８Ｓ及びドレイン電極１８Ｄを形成した後、保護膜（ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、有機絶縁膜、等）を形成してもよい。
また、チャネル部を高抵抗化する必要が有る場合には、図１（Ｄ）における低抵抗化処理工程の前又は後に、高抵抗化処理工程を設け、チャネル部の高抵抗化処理を行ってもよい。
また、薄膜トランジスタの製造工程として公知の工程（熱処理工程、各種洗浄工程、コンタクトホール形成工程、等）を含んでいてもよい。
【００７５】
また、上記図１では、一対のブロック状電極を用いた低抵抗化処理により、ソース電極及びドレイン電極を同時に形成したが、ソース電極及びドレイン電極は別個独立の低抵抗化処理により、別個独立に（即ち、タイミングをずらして）形成してもよい。
即ち、酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタのソース電極を形成し、かつ、同一酸化物部位内（例えば、同一アイランドパターン内）の別の領域の比抵抗を低下させることによりドレイン電極を形成する形態となっていれば、図１（Ｃ）に示すような具体的形態には限定されない。
【００７６】
図４は、図１（Ｄ）で形成された薄膜トランジスタのソース電極１８Ｓ、ドレイン電極１８Ｄ、酸化物半導体層１６を膜面側からみた概略平面図である。
ソース電極及びドレイン電極の形状の好ましい形態は、ソース電極１８Ｓが多角形（但し図４の如き四角形には限定されない）であり、かつ、ドレイン電極１８Ｄが、ソース電極１８Ｓの１辺Ｌ１と平行かつ同じ長さで互いに向かい合う辺Ｌ２を有する多角形（図４の如き四角形には限定されない）である形態である。
【００７７】
また、前記ソース電極と前記ドレイン電極の間の領域に対し、前記低抵抗化処理又は前記高抵抗化処理を施すことにより、前記ソース電極と前記ドレイン電極との間の領域の酸化物部位の比抵抗を調整して電子チャネルとしてもよい（例えば、図５、６、及び７の概略平面図に示す電子チャネル１７Ａ、１７Ｂ、又は１７Ｃ）。
この場合、ソース電極とドレイン電極との間の領域の酸化物（例えば、図５〜７に示す電子チャネル１７Ａ、１７Ｂ、又は１７Ｃ）の比抵抗が、ソース電極及び前記ドレイン電極以外の場所（例えば、図５〜７中の酸化物半導体層１６）の比抵抗と異なっている。
【００７８】
また、上記第１の実施形態は、薄膜トランジスタの製造以外にも、２端子半導体素子やキャパシタの製造にも応用できる。
即ち、ゲート電極を設けないこと（即ち、ゲート電極を有しない基板を用いること）以外は上記薄膜トランジスタの作製と同様にして、２端子半導体素子を作製できる。
また、一対の（二つの）ブロック状電極に代えて一つのブロック状電極を用いること以外は上記薄膜トランジスタの作製と同様にして、キャパシタを作製できる。この場合、上記薄膜トランジスタにおけるゲート電極がキャパシタの下部電極を構成し、一つのブロック状電極により低抵抗化処理が施される第１の領域がキャパシタの上部電極を構成する。
【００７９】
（キャパシタの電極の形成）
本発明の電子素子基板の製造方法の第２の実施形態として、前記低抵抗化処理工程において前記第１の領域の比抵抗を低下させることにより、キャパシタの電極を作製する形態が挙げられる。
【００８０】
以下、第２の実施形態の一例について、図８（Ａ）〜（Ｅ）及び図９を参照しながら説明する。
図８（Ａ）〜（Ｅ）は、第２の実施形態の一例であるキャパシタ２００の製造方法を概念的に表す製造工程図であり、図９は、製造されるキャパシタ２００のＢ−Ｂ断面図である。
【００８１】
まず、図８（Ａ）及び図９に示すように、絶縁膜１１４が設けられた基板１１０を準備する。なお、図８（Ａ）〜（Ｅ）では、基板の図示を省略してある。
次に、図８（Ｂ）に示すように、絶縁膜１１４上に酸化物半導体層１１６を形成する。
ここで、基板１１０、絶縁膜１１４、及び酸化物半導体層１１６は、薄膜トランジスタ１００における基板１０、ゲート絶縁膜１４、及び酸化物半導体層１６と同様の構成とすることができる。
【００８２】
−高抵抗化処理工程−
形成された酸化物半導体層１１６に対し、一つのブロック状電極１２０（平坦部を有する電位印加用電極）を用いて前述した高抵抗化処理を行う（図８（Ｃ））。
具体的には、図８（Ｃ）に示すように、酸化物半導体層１６表面の第２の領域（後述の絶縁部１１７となる領域）に一つのブロック状電極１２０を接触させ、かつ、酸化物半導体層１１６表面の第２の領域以外の領域の一点Ｐ２に、他の電極を接触させて電位印加の準備を行う。ここで、ブロック状電極１２０は、酸化物半導体層１１６を二つの領域に分断するような配置で接触させる。なお、ブロック状電極１２０としては、薄膜トランジスタ１００の作製に用いたブロック状電極３０と同様の構成ものを用いることができる。
次に、ブロック状電極１２０に対し前記他の電極よりも低い電位を印加する（高抵抗化処理）。
この高抵抗化処理により、酸化物半導体層１１６を二つの領域に分断する第２の領域（ブロック状電極１２０を接触させた領域）の比抵抗が上昇する。
【００８３】
−低抵抗化処理工程−
高抵抗化処理工程後、引き続き、低抵抗化処理工程を行う（図８（Ｄ））。
具体的には、図８（Ｄ）に示すように、酸化物半導体層１１６表面の第１の領域（前記第２の領域によって二つの領域に分断された酸化物半導体層１１６のそれぞれの領域）に一対のブロック状電極１３０を接触させ、かつ、酸化物半導体層１１６表面の第１の領域以外の領域（例えば第２の領域）に、他の電極を接触させて電位印加の準備を行う。なお、ブロック状電極１３０としては、薄膜トランジスタ１００の作製に用いたブロック状電極３０と同様の構成ものを用いることができる。
次に、前記一対のブロック状電極１３０に対し前記他の電極よりも高い電位を印加する（低抵抗化処理）。なお、一対のブロック状電極１３０は、互いに同電位である。
この低抵抗化処理により、酸化物半導体層１１６表面のうち、ブロック状電極１３０を接触させた領域（第１の領域）の比抵抗が低下する。
【００８４】
以上により、酸化物半導体膜中に、低抵抗化処理が施された第１の領域として、キャパシタ用電極１１８及びキャパシタ用電極１１９が形成される（図８（Ｅ））。一方、キャパシタ用電極１１８とキャパシタ用電極１１９との間には、高抵抗化処理が施された第２の領域として絶縁部１１７が形成されている。
このようにして、フォトリソ工程を経ることなく簡易な方法で、一対のキャパシタ用電極、及び該キャパシタ用電極間に存在する絶縁部が作製される。
以上により、キャパシタ２００が作製される。
【００８５】
図９は、図８（Ｅ）のＢ−Ｂ断面図である。
図９に示すように、キャパシタ２００は、基板１１０上に、絶縁膜１１４と、一対のキャパシタ用電極１１８及び１１９並びに該電極間に存在する絶縁部１１７と、を有して構成されている。
一対のキャパシタ用電極１１８及び１１９並びに該電極間に存在する絶縁部１１７は、同一層（酸化物半導体層）中に形成されている。詳しくは、酸化物半導体層が、キャパシタ用電極１１８とキャパシタ用電極１１９と絶縁部１１７とに区画された構成となっている。
このため従来、キャパシタ用電極と絶縁部とが別個の層として設けられていたことによる界面汚染の問題等が低減される。
【００８６】
以上、第２の実施形態（キャパシタの電極を形成する形態）の一例を、図８及び図９を参照しながら説明したが、第２の実施形態は図８及び図９で示した例に限定されることはない。
例えば、上記高抵抗化処理工程は省略することができ、酸化物半導体層１１６に、低抵抗化処理工程によりキャパシタ用電極１１８及びキャパシタ用電極１１９を形成することのみによってもキャパシタを形成できる。
即ち、第２の実施形態は、低抵抗化処理工程において酸化物の２箇所の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内（例えば同一のアイランドパターン内）の前記２箇所の領域の間の領域の比抵抗を上昇させることにより、キャパシタを形成する方法であれば特に限定はない。
また、キャパシタの製造工程として公知の工程（熱処理工程、各種洗浄工程、等）を含んでいてもよい。
【００８７】
（ストライプ状電極の形成）
第３の実施形態として、前記低抵抗化処理工程において前記第１の領域の比抵抗を低下させることにより、ストライプ状の電極を形成する形態が挙げられる。
図１０は、第３の実施形態の一例を概念的に表す製造工程図である。
【００８８】
以下、第３の実施形態の一例について、図１０（Ａ）〜（Ｃ）を参照しながら説明する。
図１０（Ａ）〜（Ｃ）は、第３の実施形態の一例であるストライプ状電極付き基板３００の製造方法を概念的に表す製造工程図である。
【００８９】
まず、図１０（Ａ）に示すように基板２１０を準備する。
次に、図１０（Ｂ）に示すように、基板２１０上に酸化物半導体層２１６を形成する。
ここで、基板２１０及び酸化物半導体層２１６は、酸化物半導体層をパターニングしないことを除き、薄膜トランジスタ１００における基板１０及び酸化物半導体層１６と同様の構成とすることができる。
【００９０】
−低抵抗化処理工程−
形成された酸化物半導体層２１６に対し、マルチプローブ電極２３０を用いて前述の低抵抗化処理を行う（図１０（Ｃ））。
ここで、マルチプローブ電極２３０は、図１０（Ｃ）に示すように、一列に配列された複数の針状電極を備えている。
低抵抗化処理工程は、具体的には、酸化物半導体層２１６表面に、マルチプローブ電極２３０の各針状電極先端を接触させ、マルチプローブ電極２３０全体を矢印Ｓの方向にスキャンさせながら電位印加を行う。このとき、各針状電極先端には酸化物半導体層２１６よりも高い電位を印加する。
以上により、酸化物半導体層２１６上に、ストライプ状の低抵抗領域（ストライプ状電極２１８）が形成される。このようにしてフォトリソ工程を経ることなく簡易な方法でストライプ状電極が作製される。
【００９１】
なお、図１０（Ｃ）では、全針状電極に正の電位を与える場合の一例を表しているが、第３の実施形態はこの一例には限定されない。例えば、隣り合う針状電極に与える電位の極性を変化させる（即ち、正の電位を印加した針状電極の隣の針状電極には、負の電位を印加する）ことで、低抵抗領域と高抵抗領域とが交互に配列されるストライプ状の電極を形成することもできる。
また、低抵抗化処理工程の前又は後に、マルチプローブ電極を用いた高抵抗化処理工程を行うことでも、低抵抗領域と高抵抗領域とが交互に配列されるストライプ状の電極を形成することができる。
即ち、第３の実施形態は、低抵抗化処理工程において前記酸化物の複数の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内の別の複数の領域の比抵抗を上昇させることにより、ストライプ状の電極を形成する形態であれば特に限定はない。
【００９２】
以上で形成されたストライプ状電極付き基板は、パッシブマトリクス方式（単純マトリクス方式）の表示装置用の基板として用いることができる。
即ち、ストライプ状電極付き基板を２枚用意し、ストライプ状電極が互いに直交するように（クロスニコル）張り合わせ、間に液晶を介在させることで、パッシブマトリクス方式の液晶表示装置とすることができる。
【００９３】
（一対の櫛型電極の形成）
第４の実施形態として、前記低抵抗化処理工程において前記酸化物の、対の櫛型の領域の比抵抗を低下させ、さらに必要に応じて高抵抗化処理工程において同一酸化物部位内の櫛型の領域の間の領域の比抵抗を上昇させることにより、対の櫛型電極を形成する形態が挙げられる。
図１１は、対の櫛型電極を示す概略平面図である。
図１１に示すように、酸化物半導体層３１６内に（同一酸化物半導体部位に）、低抵抗化処理により形成された、櫛型電極３１８及び櫛型電極３１９が相互にかみ合うように配置されている（但し、両者は接触していない）。
必要に応じ、櫛型の領域の間の領域３１７、及び、酸化物半導体層３１６のうち電極の周囲の領域の比抵抗を高抵抗化処理により上昇させてもよい。
以上で説明した対の櫛型電極は、例えば、電子素子の電極やキャパシタとして用いることができる。
【００９４】
（パターン電極を用いた処理方法）
第５の実施形態として、パターン電極を用いることで酸化物半導体層に、少なくとも低抵抗パターン（及び、必要に応じ高抵抗パターン）を形成する方法が挙げられる。
この第５の実施形態の一例を図１２〜図１４を参照して説明する。
【００９５】
図１２（Ａ）は、第５の実施形態に用いるパターン電極の一例を示す概略平面図であり、図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ線断面図である。
図１２に示すパターン電極４２０では、正方形のパターン状の凸部４２２が格子状に配列されている。
凸部４２２は、例えば一辺３μｍの正方形とすることができる。また、凸部４２２同士の間隔Ｓ（凸部４２２同士の最近接距離）は、例えば、６μｍとすることができる。凸部４２２の高さｈは、例えば１００ｎｍとすることができる。
ただし、上記の具体的寸法については一例に過ぎず、ナノまたはマイクロメータースケールであれば特に限定はない。また、パターンの形状も正方形には限定されず、多角形、円形、楕円形、不定形等のあらゆる形状とすることができる。
【００９６】
図１３は、パターン電極を用いて酸化物層に電位を印加する様子の一例を示す概略断面図であり、図１４は、パターン電極を用いて形成された低抵抗パターン領域及び高抵抗パターン領域の一例を示す概略断面図である。
図１３に示すように、酸化物半導体層４４０が設けられた下部電極４３０を準備し、パターン電極４２０の凸部を酸化物半導体層４４０に押し当て、酸化物半導体層４４０の一部領域に、下部電極４３０よりも高い電位を印加することで、酸化物半導体層に図１４に示す低抵抗パターン領域４４２を形成することができる（低抵抗化処理）。
更に、パターン電極４２０の凸部４２２を酸化物半導体層４４０に押し当て、酸化物半導体層４４０の一部領域に、下部電極４３０よりも低い電位を印加することで、酸化物半導体層に図１４に示す高抵抗パターン領域４４６を形成することもできる（高抵抗化処理）。
また、図１４に示すように、酸化物半導体層４４０には、電位印加を行わない領域として、低抵抗パターン領域と高抵抗パターン領域との中間の抵抗を有する領域４４４が存在していてもよい。
上記低抵抗化処理（及び必要に応じ用いられる高抵抗化処理）では、パターン電極４２０を、該酸化物半導体層に平行な平面内でＸＹ方向に動かしながら、酸化物半導体層に押し当てる操作及び電位を印加する操作を繰り返し行うことで、酸化物半導体層の広い領域に、周期的な低抵抗パターン領域（及び必要に応じ高抵抗パターン領域）を形成することができる。
【実施例】
【００９７】
以下、本発明を実施例により更に具体的に説明するが、本発明は以下の実施例に限定されるものではない。
【００９８】
〔実験例１〕
実験例１として、低抵抗化処理工程及び高抵抗化処理工程に関する実験を行った。
＜薄膜試料の作製＞
以下のようにして図１５（Ａ）に示す構成の薄膜試料を作製した。
即ち、真空蒸着法により、石英ガラス基板上に、厚さ２００ｎｍのＡｕ膜を成膜した。なお、形成したＡｕ膜は、下記ＩＧＺＯ膜への電位印加用の膜である。
このＡｕ膜上に、メタルマスクを用いたスパッタにより、厚さ１００ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１．５：０．５：１）膜を、下地のＡｕ膜の一部が露出するようにパターン状に形成し、薄膜試料とした。
ＩＧＺＯ膜の比抵抗を東陽テクニカ製Resitest8300を用いて測定したところ、２．７８×１０−３Ω・ｃｍであった。
【００９９】
＜低抵抗化処理＞
次に、図１５（Ｂ）に示すように、薄膜試料のＡｕ膜の部分にニードルプローブを接触させ、ＩＧＺＯ膜に原子間力顕微鏡の探針（導電性ダイヤモンドコート）を接触させた。
次に、前記探針をグラウンド（０Ｖ）とし、ニードルプローブでＡｕ部分に負バイアス（−４０００ｍＶ）をかけながら、探針で表面をライン状に走査した（低抵抗化処理）。
【０１００】
＜高抵抗化処理＞
次に、図１５（Ｃ）に示すように、薄膜試料のＡｕ膜の部分にニードルプローブを接触させ、ＩＧＺＯ膜の前記低抵抗化処理を行った箇所とは異なる箇所に前記原子間力顕微鏡の探針を接触させた。
次に、前記探針をグラウンド（０Ｖ）とし、ニードルプローブでＡｕ部分に正バイアス（＋１０００ｍＶ）をかけながら、探針で表面をライン状に走査した（高抵抗化処理）。
【０１０１】
＜電流マッピング＞
次に、図１５（Ｄ）に示すように、薄膜試料のＡｕ膜の部分にニードルプローブを接触させ、ＩＧＺＯ膜に前記原子間力顕微鏡の探針を接触させた。
前記探針をグラウンド（０Ｖ）とし、ニードルプローブでＡｕ部分に正バイアス（＋５０ｍＶ）をかけながら、電流マッピングを行った。
ここで、電流マッピングはPacific Nanotechnology社製 Nano-Rを用いて行った。
【０１０２】
図１６に電流マッピング像を示す。
図１６中、左側の明線部（領域（Ｂ）内）は、上記低抵抗化処理において探針で表面をライン状に走査した跡であり、右側の暗線部（領域（Ｃ）内）は、上記高抵抗化処理において探針で表面をライン状に走査した跡である。
また、図１６中、明線は背景に比べて比抵抗が低い領域を示しており、暗線は背景に比べて比抵抗が高い領域を示している。
図１６に示すように、ＩＧＺＯ膜表面のうちの第１の領域（図１６中の明線部）の電位を前記第１の領域以外の電位よりも高くすることにより、前記第１の領域の比抵抗を低下させることができることが確認された。
更に、ＩＧＺＯ膜表面のうちの第２の領域（図１６中の暗線部）の電位を前記第２の領域以外の電位よりも低くすることにより、前記第２の領域の比抵抗を上昇させることができることが確認された。
【０１０３】
＜抵抗値変化の確認＞
次に、Pacific Nanotechnology社製 Nano-Rを用い、ニードルプローブへの印加電圧（印加電位）と、ＩＧＺＯ膜の抵抗値と、の関係を調査した。
図１７は、ニードルプローブへの印加電圧（印加電位）と、ＩＧＺＯ膜の抵抗値と、の関係を示すグラフである。
図１７中、抵抗値［Ω］の数値に関し、記号”Ｅ”は、その次に続く数値が１０を底とした”べき指数”であることを示し、「”Ｅ”及び”べき指数”」で表される数値が、”Ｅ”の前の数値に乗算されることを示す。例えば、「１．０Ｅ＋０８」との表記は「１．０×１０８」であることを示す。
図１７に示すように、印加電位を−４０００ｍＶとした（即ち、低抵抗化処理を行った）ときは、印加電位０ｍＶ（即ち、未処理）のときと比較して、実際にＩＧＺＯ膜の抵抗値が低下していた。
一方、印加電位を＋１０００ｍＶとした（即ち、高抵抗化処理を行った）ときは、印加電位０ｍＶ（即ち、未処理）のときと比較して、実際にＩＧＺＯ膜の抵抗値が上昇していた。
【０１０４】
〔実験例２〕
実験例１のＩＧＺＯ膜を下記表１に示す各種の膜に変更した以外は実験例１と同様にして、低抵抗化処理及び高抵抗化処理の実験を行った。
実験例１のＩＧＺＯ膜の評価結果も合わせ、評価結果を下記表１に示す。
【０１０５】
【表１】
【０１０６】
表１中、「導体」とは１．０×１０−３Ω・ｃｍ未満の状態を指し、「半導体」とは比抵抗１．０×１０−３Ω・ｃｍ以上１×１０９Ω・ｃｍ以下の状態を指し、「絶縁体」とは比抵抗が１．０×１０９Ω・ｃｍより大きい状態を指す。
【０１０７】
表１に示すように、比抵抗１×１０９Ω・ｃｍ以下の酸化物では、第１の領域に対し前記第１の領域以外の電位（−４０００ｍＶ）よりも高い電位（０Ｖ）を印加する処理（低抵抗化処理）により、前記第１の領域の比抵抗を低下させることができることが確認された。
更に、比抵抗１×１０９Ω・ｃｍ以下の酸化物では、第２の領域に対し前記第２の領域以外の電位（＋１０００ｍＶ）よりも低い電位（０Ｖ）を印加する処理（高抵抗化処理）により、前記第２の領域の比抵抗を上昇させることができることも確認された。
従って、少なくとも低抵抗化処理（更に必要に応じ高抵抗化処理）により、当該酸化膜を、少なくとも２種類以上の比抵抗領域（例えば、高抵抗領域、低抵抗領域、及び中間の抵抗の３種類の比抵抗領域）に区画することができ、任意のデザインで電気抵抗のパターンを形成することができ、多様な電子素子を作製できることが確認された。
【０１０８】
〔実験例３〕
実験例３（参考実験）として、実験例１よりも広い面積を高抵抗化処理する実験を行った。
まず、図１８（Ａ）に示す構成の薄膜試料を作製した。
即ち、石英ガラス基板上に、実験例１と同様の厚さ１００ｎｍのＩＧＺＯ膜を形成し、薄膜試料とした。
【０１０９】
次に、図１８（Ｂ）に示すように、ＩＧＺＯ膜の一箇所にニードルプローブを接触させ、別の箇所に原子間力顕微鏡の探針（導電性ダイヤモンドコート）を接触させた。
次に、探針をグラウンド（０Ｖ）とし、ニードルプローブに正バイアス（＋５０００ｍＶ）をかけながら、探針で表面の５μｍ□の領域を走査した（高抵抗化処理）。
【０１１０】
次に、ニードルプローブのバイアスを＋５００ｍＶとし、電流値を測定しながら表面の１０μｍ□の領域（高抵抗化処理を行った５μｍ□の領域を含む領域）を探針で走査した（電流マッピング）。
また、高抵抗化処理が行われたＩＧＺＯ膜表面を、原子間力顕微鏡（ＡＦＭ）及び走査型電子顕微鏡（ＳＥＭ）にて観察した。
【０１１１】
図１９（Ａ）は、ＡＦＭトポ像であり、図１９（Ｂ）はＡＦＭ鳥瞰図であり、図１９（Ｃ）は電流マッピング像である。
図２０はＳＥＭ像である。
【０１１２】
図１９（Ｃ）に示すように、探針によって走査した５μｍ□の領域では、全域に渡り均一に比抵抗が上昇していた。
この結果より、例えば、５μｍ□の平坦部を有するブロック状電極の該平坦部を、ＩＧＺＯ等の酸化物表面に対向又は接触させることにより、効率よく（電極を走査することなく）５μｍ□の領域の比抵抗を上昇させることができると考えられる。
更に、高抵抗化処理の場合と同様に、低抵抗化処理においても、平坦部を有するブロック状電極の該平坦部を、ＩＧＺＯ等の酸化物表面に対向又は接触させることにより、効率よく（電極を走査することなく）比抵抗を低下させることができると考えられる。
【０１１３】
〔実験例４〕
低抵抗化処理又は高抵抗化処理に用いる電極の一例として、これらの処理を行おうとする酸化物表面に対して対向させる面に多数のナノスケール又はマイクロメータスケールの構造体を有する電極を作製した。
作製した電極の構造は、ＧａＮ基板表面（電極表面）にＺｎＯナノロッド（構造体）がパターン状に密集して生えている構造である。このような電極を用いることで、低抵抗化処理又は高抵抗化処理をより効率よく行うことができる。
図２１は作製した電極を倍率３０００倍で撮影したＳＥＭ写真であり、図２２は同じ電極を倍率１００００倍で撮影したＳＥＭ写真である。
図２１及び図２２に示すように、ＧａＮ基板表面における複数の円形パターン（直径６．５μｍの円形パターン）内に、直径数十ｎｍ程度、長さ約２μｍのＺｎＯナノロッドが密集して生えている。
【０１１４】
上記ＧａＮ基板上にＺｎＯナノロッドを有する構成の電極は、以下のようにして作製した。
まず、レジストをコートしたＧａＮ基板上に、フォトリソ法によって直径６．５μｍの複数の円形パターン（レジストを除去した部分）を形成した。次に、Ａｕを真空蒸着により３ｎｍ成膜し、次いでリフトオフすることで、ＧａＮ基板上に直径６．５μｍ、厚み３ｎｍの複数のＡｕの円形パターンを形成した。
次に、Ａｕパターンを設けたＧａＮ基板を窒素雰囲気中で１０分間、１０００℃で焼成した後、化学気相輸送法によりＺｎＯのナノロッドをＡｕパターン部分に成長させた。化学気相輸の実験手順は次の通りである。
まず、材料となるＺｎＯとＣの混合粉末（モル比１：１）をアルミナ製のボートに乗せて両端開放の石英ガラス管の一端に設置し、アルミナボートから約３０センチ離れた位置に先述のＧａＮ基板を設置した。次にこの石英ガラス管を横型ＣＶＤ装置（フラップテクノロジー社製）に挿入し、アルゴンと酸素（１％）を流してロータリーポンプで真空引きしながら（全圧０．３ｋＰａ）、材料部分を１０５０℃で１時間加熱した。その後、自然冷却させてから、ＧａＮ基板を取り出した。
取り出したＧａＮ基板のナノロッド形成面側をＳＥＭで観察したところ、図２１及び図２２に示すＺｎＯのナノロッドが確認できた。
【符号の説明】
【０１１５】
１０、１１０、２１０ 基板
１２ ゲート電極
１４ ゲート絶縁膜
１６、１１６、２１６ 酸化物半導体層
１７ チャネル部
１８Ｓ ソース電極
１８Ｄ ドレイン電極
３０、１２０、１３０ ブロック状電極
１００ 薄膜トランジスタ
１１４ 絶縁膜
１１７ 絶縁部
１１８ キャパシタ用電極
１１９ キャパシタ用電極
２００ キャパシタ
２１８ ストライプ状電極
２３０ マルチプローブ電極
３００ ストライプ状電極付き基板
【特許請求の範囲】
【請求項１】
少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する電子素子基板の製造方法。
【請求項２】
少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の第１の領域に対し、前記酸化物の前記第１の領域以外の電位よりも高い電位を印加することにより、前記第１の領域の比抵抗を低下させる低抵抗化処理工程と、
前記酸化物の前記第１の領域以外の第２の領域に対し、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程と、
を有し、
前記酸化物の同一領域内に低抵抗領域及び高抵抗領域の少なくとも２種類の領域を有する電子素子基板の製造方法。
【請求項３】
前記酸化物の同一領域内に、更に、電位印加を行わない領域がある請求項１又は請求項２に記載の電子素子基板の製造方法。
【請求項４】
前記酸化物が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物半導体である請求項１〜請求項３のいずれか１項に記載の電子素子基板の製造方法。
【請求項５】
前記酸化物が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである請求項１〜請求項４のいずれか１項に記載の電子素子基板の製造方法。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【請求項６】
前記低抵抗化処理工程における電位の印加は、前記酸化物に、導電性材料によって構成された電極を対向又は接触させることにより行う請求項１〜請求項５のいずれか１項に記載の電子素子基板の製造方法。
【請求項７】
前記低抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である請求項６に記載の電子素子基板の製造方法。
【請求項８】
前記低抵抗化処理工程で用いる電極は、前記酸化物に対向させる部分に多数のナノスケール又はマイクロメータスケールの構造体が設けられている請求項６又は請求項７に記載の電子素子基板の製造方法。
【請求項９】
前記高抵抗化処理工程における電位の印加は、前記酸化物に、導電性材料によって構成された電極を対向又は接触させることにより行う請求項２〜請求項８のいずれか１項に記載の電子素子基板の製造方法。
【請求項１０】
前記高抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である請求項９に記載の電子素子基板の製造方法。
【請求項１１】
前記高抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分に多数のナノスケール又はマイクロメータスケールの構造体が設けられている請求項９又は請求項１０に記載の電子素子基板の製造方法。
【請求項１２】
前記低抵抗化処理工程において、前記酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタのソース電極を形成し、かつ、同一酸化物部位内の別の領域の比抵抗を低下させることによりドレイン電極を形成する請求項１〜請求項１１のいずれか１項に記載の電子素子基板の製造方法。
【請求項１３】
前記低抵抗化処理工程において、前記酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタの多角形のソース電極を形成し、かつ、同一酸化物部位内の別の領域の比抵抗を低下させることにより、ソース電極の１辺と平行かつ同じ長さで互いに向かい合う辺を有する多角形のドレイン電極を形成する請求項１〜請求項１２のいずれか１項に記載の電子素子基板の製造方法。
【請求項１４】
前記ソース電極と前記ドレイン電極の間の領域に対し、前記低抵抗化処理工程の処理又は前記高抵抗化処理工程の処理を施すことにより、前記ソース電極と前記ドレイン電極との間の領域の酸化物部位の比抵抗を調整して電子チャネルとする請求項１２又は請求項１３に記載の電子素子基板の製造方法。
【請求項１５】
前記低抵抗化処理工程において前記酸化物の２箇所の領域の比抵抗を低下させ、さらに必要に応じて前記高抵抗化処理工程において同一酸化物部位内の前記２箇所の領域の間の領域の比抵抗を上昇させることにより、キャパシタを形成する請求項１〜請求項１１のいずれか１項に記載の電子素子基板の製造方法。
【請求項１６】
前記低抵抗化処理工程において前記酸化物の、対の櫛型の領域の比抵抗を低下させ、さらに必要に応じて前記高抵抗化処理工程において同一酸化物部位内の櫛型の領域の間の領域の比抵抗を上昇させることにより、対の櫛型電極を形成する請求項１〜請求項１１のいずれか１項に記載の電子素子基板の製造方法。
【請求項１７】
前記低抵抗化処理工程において前記酸化物の複数の領域の比抵抗を低下させ、さらに必要に応じて前記高抵抗化処理工程において同一酸化物部位内の別の複数の領域の比抵抗を上昇させることにより、ストライプ状の電極を形成する請求項１〜請求項１１のいずれか１項に記載の電子素子基板の製造方法。
【請求項１８】
少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における同一酸化物部位内に、比抵抗の低い低抵抗領域、比抵抗の高い高抵抗領域、及び前記低抵抗領域と前記高抵抗領域との中間の比抵抗をもつ領域の少なくとも３種類以上の領域を有する電子素子基板。
【請求項１９】
前記酸化物が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物半導体である請求項１８に記載の電子素子基板。
【請求項２０】
前記酸化物が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである請求項１８又は請求項１９に記載の電子素子基板。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【請求項１】
少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の一部領域又は全領域に対し、前記基板の電位よりも高い電位を印加することにより、前記一部領域又は前記全領域の比抵抗を低下させる低抵抗化処理工程を有する電子素子基板の製造方法。
【請求項２】
少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における前記酸化物の第１の領域に対し、前記酸化物の前記第１の領域以外の電位よりも高い電位を印加することにより、前記第１の領域の比抵抗を低下させる低抵抗化処理工程と、
前記酸化物の前記第１の領域以外の第２の領域に対し、前記酸化物の前記第２の領域以外の電位よりも低い電位を印加することにより、前記第２の領域の比抵抗を上昇させる高抵抗化処理工程と、
を有し、
前記酸化物の同一領域内に低抵抗領域及び高抵抗領域の少なくとも２種類の領域を有する電子素子基板の製造方法。
【請求項３】
前記酸化物の同一領域内に、更に、電位印加を行わない領域がある請求項１又は請求項２に記載の電子素子基板の製造方法。
【請求項４】
前記酸化物が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物半導体である請求項１〜請求項３のいずれか１項に記載の電子素子基板の製造方法。
【請求項５】
前記酸化物が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである請求項１〜請求項４のいずれか１項に記載の電子素子基板の製造方法。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【請求項６】
前記低抵抗化処理工程における電位の印加は、前記酸化物に、導電性材料によって構成された電極を対向又は接触させることにより行う請求項１〜請求項５のいずれか１項に記載の電子素子基板の製造方法。
【請求項７】
前記低抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である請求項６に記載の電子素子基板の製造方法。
【請求項８】
前記低抵抗化処理工程で用いる電極は、前記酸化物に対向させる部分に多数のナノスケール又はマイクロメータスケールの構造体が設けられている請求項６又は請求項７に記載の電子素子基板の製造方法。
【請求項９】
前記高抵抗化処理工程における電位の印加は、前記酸化物に、導電性材料によって構成された電極を対向又は接触させることにより行う請求項２〜請求項８のいずれか１項に記載の電子素子基板の製造方法。
【請求項１０】
前記高抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分の面積が１×１０−１５ｍ２以上である請求項９に記載の電子素子基板の製造方法。
【請求項１１】
前記高抵抗化処理工程で用いる電極は、前記酸化物に対向又は接触させる部分に多数のナノスケール又はマイクロメータスケールの構造体が設けられている請求項９又は請求項１０に記載の電子素子基板の製造方法。
【請求項１２】
前記低抵抗化処理工程において、前記酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタのソース電極を形成し、かつ、同一酸化物部位内の別の領域の比抵抗を低下させることによりドレイン電極を形成する請求項１〜請求項１１のいずれか１項に記載の電子素子基板の製造方法。
【請求項１３】
前記低抵抗化処理工程において、前記酸化物の一部領域の比抵抗を低下させることにより薄膜トランジスタの多角形のソース電極を形成し、かつ、同一酸化物部位内の別の領域の比抵抗を低下させることにより、ソース電極の１辺と平行かつ同じ長さで互いに向かい合う辺を有する多角形のドレイン電極を形成する請求項１〜請求項１２のいずれか１項に記載の電子素子基板の製造方法。
【請求項１４】
前記ソース電極と前記ドレイン電極の間の領域に対し、前記低抵抗化処理工程の処理又は前記高抵抗化処理工程の処理を施すことにより、前記ソース電極と前記ドレイン電極との間の領域の酸化物部位の比抵抗を調整して電子チャネルとする請求項１２又は請求項１３に記載の電子素子基板の製造方法。
【請求項１５】
前記低抵抗化処理工程において前記酸化物の２箇所の領域の比抵抗を低下させ、さらに必要に応じて前記高抵抗化処理工程において同一酸化物部位内の前記２箇所の領域の間の領域の比抵抗を上昇させることにより、キャパシタを形成する請求項１〜請求項１１のいずれか１項に記載の電子素子基板の製造方法。
【請求項１６】
前記低抵抗化処理工程において前記酸化物の、対の櫛型の領域の比抵抗を低下させ、さらに必要に応じて前記高抵抗化処理工程において同一酸化物部位内の櫛型の領域の間の領域の比抵抗を上昇させることにより、対の櫛型電極を形成する請求項１〜請求項１１のいずれか１項に記載の電子素子基板の製造方法。
【請求項１７】
前記低抵抗化処理工程において前記酸化物の複数の領域の比抵抗を低下させ、さらに必要に応じて前記高抵抗化処理工程において同一酸化物部位内の別の複数の領域の比抵抗を上昇させることにより、ストライプ状の電極を形成する請求項１〜請求項１１のいずれか１項に記載の電子素子基板の製造方法。
【請求項１８】
少なくとも最表層の一部が比抵抗１×１０９Ω・ｃｍ以下の酸化物からなる基板における同一酸化物部位内に、比抵抗の低い低抵抗領域、比抵抗の高い高抵抗領域、及び前記低抵抗領域と前記高抵抗領域との中間の比抵抗をもつ領域の少なくとも３種類以上の領域を有する電子素子基板。
【請求項１９】
前記酸化物が、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｔｉ、Ｇｅ、Ｓｂ、Ｖ、Ｎｂ、Ｗ、及びＮｉの少なくとも１種の元素を含む酸化物半導体である請求項１８に記載の電子素子基板。
【請求項２０】
前記酸化物が、ａ（Ｉｎ２Ｏ３）・ｂ（Ｇａ２Ｏ３）・ｃ（ＺｎＯ）からなるものである請求項１８又は請求項１９に記載の電子素子基板。
（ここでａ、ｂ、ｃは、それぞれａ≧０、ｂ≧０、ｃ≧０、かつａ＋ｂ≠０、ｂ＋ｃ≠０、ｃ＋ａ≠０である。）
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１８】
【図１６】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１８】
【図１６】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１１−１８７５０９（Ｐ２０１１−１８７５０９Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−４８４２３（Ｐ２０１０−４８４２３）
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
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