半導体装置及びその製造方法
【課題】GaN系HEMT及びMIMキャパシタを同一基板上に設ける場合でも小型化することができる半導体装置及びその製造方法を提供する。
【解決手段】基板1の表面上に下部電極11を形成し、下部電極11上に誘電体膜12を形成し、誘電体膜12上に基板1の表面に接する上部電極14aを形成する。また、基板1の裏面から基板1をエッチングすることにより、上部電極14aの基板1の表面に接する部分に達するビアホール1aを基板1に形成し、基板1の裏面上にビアホール1aを介して上部電極14aに接するビア配線36を形成する。
【解決手段】基板1の表面上に下部電極11を形成し、下部電極11上に誘電体膜12を形成し、誘電体膜12上に基板1の表面に接する上部電極14aを形成する。また、基板1の裏面から基板1をエッチングすることにより、上部電極14aの基板1の表面に接する部分に達するビアホール1aを基板1に形成し、基板1の裏面上にビアホール1aを介して上部電極14aに接するビア配線36を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、GaN系(窒化ガリウム)高電子移動度トランジスタ(HEMT:high electron mobility transistor))を備えたパワーアンプMMIC(microwave monolithic integrated circuit)について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。例えば、ミリ波帯レーダーシステム、無線通信基地局システム、サーバーシステム等への応用が期待されている。このようなパワーアンプMMICには、GaN系HEMTの他に、MIM(金属/誘電体/金属)キャパシタ、及び抵抗素子等が設けられている。
【0003】
従来のパワーアンプMMICでは、図1に示すように、MIMキャパシタが、SiC基板201上に形成された下部電極202、誘電体膜203及び上部電極204から構成されている。また、下部電極202は、誘電体膜203及び上部電極204よりも広く形成されており、平面視で誘電体膜203及び上部電極204から離間した位置で、SiC基板201に形成されたビアホール201aを介してSiC基板201の裏面上に形成されたビア配線205に接続されている。ビアホール201aは、下部電極202をエッチングストッパとして用いながら、SiC基板201を裏面からエッチングすることにより形成されている。なお、図1(b)は、図1(a)のI−I線に沿った断面図である。また、SiC基板201の表面には、GaN系HEMTを構成する結晶層210が形成されている。
【0004】
このように、ビアホール201aの位置が、平面視で誘電体膜203及び上部電極204から離間している。これは、ビアホール201aを誘電体膜203及び上部電極204の直下に形成しようとすると、下部電極202がエッチングの熱等の影響によって歪んだ場合に、誘電体膜203及び上部電極204にも変形が及んで、誘電体膜203にクラックが生じたり、所望の特性が得られなくなったりするからである。
【0005】
SiC基板及びGaN系HEMTの組み合わせを考慮していないMIMキャパシタについては、ビアホールが誘電体膜及び上部電極の直下に位置する構造が提案されているが、これまでのところGaN系HEMTに組み合わせることができるものはない。また、他の材料を用いた半導体装置でも同様の問題が生じ得る。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2003−100895号公報
【特許文献2】特開昭61−263146号公報
【特許文献3】特開2002−64032号公報
【特許文献4】特開2002−64032号公報
【特許文献5】特開2009−33097号公報
【特許文献6】特開2009−212103号公報
【特許文献7】特開平2−276269号公報
【特許文献8】特開平4−116862号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、GaN系HEMT及びMIMキャパシタを同一基板上に設ける場合でも小型化することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0008】
半導体装置の製造方法の一態様では、基板の表面上に下部電極を形成し、前記下部電極上に誘電体膜を形成し、前記誘電体膜上に前記基板の表面に接する上部電極を形成する。また、前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成し、前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する。
【発明の効果】
【0009】
上記の半導体装置の製造方法等によれば、ビアホールの形成時に上部電極をエッチングストッパとして機能させることができるため、ビアホールを上部電極の直下に位置させて半導体装置を小型化することができる。
【図面の簡単な説明】
【0010】
【図1】従来の半導体装置の構造を示す図である。
【図2A】第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図2B】図2Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2C】図2Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2D】図2Cに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2E】図2Dに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2F】図2Eに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図3】第1の実施形態により製造された半導体装置の構造を示す上面図である。
【図4】第1の実施形態に関する参考例を示す断面図である。
【図5】第1の実施形態の変形例を示す断面図である。
【図6】第1の実施形態の他の変形例を示す断面図である。
【図7A】第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図7B】図7Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図8A】第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図8B】図8Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図8C】図8Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図9A】第4の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図9B】図9Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図9C】図9Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図9D】図9Cに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図9E】図9Dに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図10】第4の実施形態により製造された半導体装置の構造を示す上面図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【0012】
(第1の実施形態)
先ず、第1の実施形態について説明する。図2A乃至図2Fは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0013】
第1の実施形態では、先ず、図2A(a)に示すように、炭化シリコン(SiC)基板1の表面上にバッファ層2a、チャネル層2b、及びバリア層2cをこの順で形成する。SiC基板1の厚さは350μm程度であり、バッファ層2aとしては、例えば厚さが2μm程度のGaN層を形成し、チャネル層2bとしては、例えば厚さが0.5μm程度のGaN層を形成し、バリア層2cとしては、例えば厚さが25nm程度のn型AlGaN層を形成する。n型AlGaN層の不純物は、例えばSiである。このようにして、バッファ層2a、チャネル層2b、及びバリア層2cを含むGaN系結晶層2を形成する。なお、SiC基板1が炭化シリコン基部の一例として挙げられ、SiC基板1及びGaN系結晶層2の積層体が基板の一例として挙げられる。
【0014】
次いで、図2A(b)に示すように、次いで、GaN系結晶層2の不活性領域4とする領域にボロン又はヘリウム等を注入することにより、2次元電子ガス(2DEG)を消失させる。この結果、GaN系結晶層2が不活性領域4及び活性領域3に区画される。
【0015】
その後、図2A(c)に示すように、活性領域3内において、バリア層2c上に、例えばリフトオフ法によりソース電極5s及びドレイン電極5dを形成する。ソース電極5s及びドレイン電極5dの形成に当たっては、レジストパターンを形成した後、厚さが30nm程度のTi膜及び厚さが300nm程度のAl膜をこの順で蒸着し、レジストパターンをその上のTi膜及びAl膜と共に除去し、急速熱処理(RTA:rapid thermal annealing)を行う。ソース電極5s及びドレイン電極5dの形成の形成後には、ソース電極5s及びドレイン電極5dの間にゲート電極5gを、例えばリフトオフ法により形成する。ゲート電極5gの形成に当たっては、レジストパターンを形成した後、Ni膜及びAu膜をこの順で蒸着し、レジストパターンをその上のNi膜及びAu膜と共に除去する。このようにして、GaN系HEMTの基本的な構造が得られる。
【0016】
続いて、図2B(d)に示すように、ソース電極5s、ドレイン電極5d、及びゲート電極5gを覆い、MIMキャパシタを形成する予定の領域内に平面形状が円環状の下部電極用の開口部101aを備えたレジストパターン101をGaN系結晶層2上に形成する。例えば、開口部101aの外径は152μm程度、内径は100μm程度とする。なお、レジストパターン101には、開口部101aに繋がる下部電極の配線用の開口部も設けておく。次いで、厚さが10nm程度のTi膜、厚さが30nm程度のPt膜、及び厚さが500nm程度のAu膜をこの順で蒸着する。この結果、開口部101a内において、GaN系結晶層2上に、外径が152μm程度、内径が100μm程度の下部電極11が形成され、また、下部電極11の配線11a(図3参照)も形成される。なお、レジストパターン101上にもTi膜、Pt膜、及びAu膜の積層体が形成される。
【0017】
その後、図2B(e)に示すように、レジストパターン101をその上のTi膜、Pt膜、及びAu膜と共に除去する。つまり、下部電極11は、例えばリフトオフ法により形成される。続いて、ソース電極5s、ドレイン電極5d、ゲート電極5g、及び下部電極11を覆う誘電体膜12を、例えばプラズマCVD(chemical vapor deposition)法によりGaN系結晶層2上に形成する。誘電体膜12はMIMキャパシタの容量絶縁膜として機能し、また、GaN系HEMTの保護膜(パッシベーション膜)として機能する。誘電体膜12としては、例えば厚さが200nm程度のシリコン窒化膜を形成する。
【0018】
続いて、図2B(f)に示すように、レジストパターン102を誘電体膜12上に形成する。レジストパターン102には、ソース電極5sを露出する開口部102s、ドレイン電極5dを露出する開口部102d、及びゲート電極5gを露出する開口部102gが設けられている。レジストパターン102には、更に、誘電体膜12のMIMキャパシタ用のビアホールの形成時に用いられるエッチングストッパを形成する予定の領域を露出する開口部102a、及び誘電体膜12のソース電極5s用のビアホールの形成時に用いられるエッチングストッパを形成する予定の領域を露出する開口部102bも設けられている。開口部102aは、誘電体膜12の平面視で下部電極11の内側に位置する領域の一部を露出し、開口部102bは、誘電体膜12の平面視でソース電極5sと下部電極11との間に位置する領域の一部を露出する。これらのビアホールの形成時の両面アライメント精度が±10μmである場合、ビアホールとエッチングストッパとの間のマージンは20μm以上とすることが好ましい。従って、ビアホールの直径を50μm程度とする場合には、開口部102a及び102bの直径は90μm程度とすることが好ましい。
【0019】
レジストパターン102の形成後には、同じく図2B(f)に示すように、レジストパターン102をマスクとして用いて誘電体膜12のドライエッチングを行い、GaN系結晶層2の一部を露出する。このドライエッチングでは、例えば、SF6ガス及びCHF3ガスの混合ガスを用い、アンテナパワーを500Wとし、バイアスパワーを50Wとする。この場合、誘電体膜12がシリコン窒化膜であれば、そのエッチングレートは0.24μm/min程度となる。
【0020】
次いで、図2C(g)に示すように、レジストパターン102を除去する。その後、SiC基板1の表面側の全面にシードメタル膜13を、例えばスパッタリング法により形成する。シードメタル膜13の形成では、例えばTa膜及びCu膜をこの順で形成する。なお、Ti膜及びAu膜をこの順で形成してもよい。続いて、上部電極用の開口部103a、及びソース電極5s用のビアホールの形成時に用いられるエッチングストッパ用の開口部103bを備えたレジストパターン103をシードメタル膜13上に形成する。開口部103aの直径は150μm程度とする。
【0021】
次いで、図2C(h)に示すように、レジストパターン103をマスクとして用いて、Niの電気めっきを行うことにより、開口部103a及び103b内に、厚さが2μm程度のNi膜14を形成する。開口部103a内のNi膜14は、MIMキャパシタ用のビアホールの形成時にエッチングストッパとして機能し、また、上部電極の一部となる。開口部103b内のNi膜14は、ソース電極5s用のビアホールの形成時にエッチングストッパとして機能する。以降、開口部103a内のNi膜14及びその下のシードメタル膜13を上部電極14aということがあり、開口部103b内のNi膜14及びその下のシードメタル膜13をエッチングストッパ14eということがある。
【0022】
その後、図2C(i)に示すように、レジストパターン103を除去する。続いて、シードメタル膜13のNi膜14から露出している部分を、例えばイオンミリング法により除去する。
【0023】
次いで、図2D(j)に示すように、SiC基板1の表面側の全面にシードメタル膜15を、例えばスパッタリング法により形成する。シードメタル膜15の形成では、例えば厚さが10nm程度のTi膜、厚さが50nm程度のPt膜、及び厚さが200nm程度のAu膜をこの順で形成する。その後、MIMキャパシタの配線用の開口部104a、ソース電極5sの配線用の開口部104s、ドレイン電極5dの配線用の開口部104d、ゲート電極5g用の開口部を備えたレジストパターン104をシードメタル膜15上に形成する。開口部104sはソース電極5s及びエッチングストッパ14eにわたって広がる。
【0024】
その後、図2D(k)に示すように、レジストパターン104をマスクとして用いて、Auの電気めっきを行うことにより、開口部104a、104s、及び104d内、並びにゲート電極5g用の開口部内に、厚さが2μm程度のAu膜16を形成する。開口部104a内のAu膜16は上部電極の配線16aとなり、開口部104s内のAu膜16はソース電極5sのソース配線16sとなり、開口部104d内のAu膜16はドレイン電極5dのドレイン配線16dとなり、ゲート電極5g用の開口部内のAu膜16はゲート電極5gのゲート配線16gとなる(図3参照)。
【0025】
続いて、図2D(l)に示すように、レジストパターン104を除去する。次いで、シードメタル膜15のAu膜16から露出している部分を、例えばイオンミリング法により除去する。
【0026】
その後、図2E(m)に示すように、SiC基板1の表面側に熱可塑性接着剤302でサファイア基板等の支持基板301を貼り付ける。続いて、SiC基板1の裏面側を研磨する。SiC基板1の厚さは、例えば100μm程度とする。
【0027】
次いで、図2E(n)に示すように、SiC基板1の表裏を反転し、SiC基板1の裏面上にシードメタル膜31を、例えばスパッタリング法により形成する。シードメタル膜31の形成では、例えば厚さが20nmのTi膜及び厚さが300nmのCu膜をこの順で形成する。その後、MIMキャパシタ用のビアホールを形成する領域を覆い、ソース電極5s用のビアホールを形成する領域を覆うレジストパターン105をシードメタル膜31上に形成する。レジストパターン105のMIMキャパシタ用のビアホールを形成する領域を覆う部分、及びソース電極5s用のビアホールを形成する領域を覆う部分の形状は、例えば、いずれも直径が50μm程度の円形とする。
【0028】
続いて、図2E(o)に示すように、レジストパターン105をマスクとして用いて、Niの電気めっきを行うことにより、シードメタル膜31のレジストパターン105から露出している部分上に、厚さが3μm程度のNi膜32を形成する。
【0029】
次いで、図2F(p)に示すように、レジストパターン105を除去する。その後、シードメタル膜31のNi膜32から露出している部分を、例えばイオンミリング法により除去する。このようにして、シードメタル膜31及びNi膜32を含むメタルマスク35が形成される。
【0030】
続いて、図2F(q)に示すように、メタルマスク35を用いて、SiC基板1及びGaN系結晶層2のドライエッチングを行い、MIMキャパシタ用のビアホール1a及びソース電極5s用のビアホール1bを形成する。このとき、Ni膜14の一部がエッチングストッパとして機能する。つまり、上部電極14aのGaN系結晶層2と接している部分がビアホール1aの形成時のエッチングストッパとして機能し、エッチングストッパ14eのGaN系結晶層2と接している部分がビアホール1bの形成時のエッチングストッパとして機能する。なお、シードメタル膜13のビアホール1a及び1bに露出する部分を残存させても、除去してもよい。このドライエッチングでは、例えば、SF6ガス及びO2ガスの混合ガスを用い、コイルパワーを2kWとし、プラテンパワーを0.2kWとする。この場合、SiC基板1のエッチングレートは2μm/min程度となり、GaN系結晶層2のエッチングレートは0.05μm/min程度となる。なお、塩素ガスを用いるとGaN系結晶層2のドライエッチングを高速に行うことが可能である。しかし、残留フッ素の影響を受けてエッチングレートが安定しない可能性があり、また、GaN系結晶層2が非常に薄いため、本実施形態では、SF6ガス及びO2ガスの混合ガスを用いる。
【0031】
次いで、図2F(r)に示すように、SiC基板1の裏面側の全面にシードメタル膜33を、例えばスパッタリング法により形成する。シードメタル膜33の形成では、例えば厚さが50nm程度のTi膜及び厚さが1μm程度のAu膜をこの順で形成する。その後、Auの電気めっきを行うことにより、シードメタル膜33上に、厚さが10μm程度のAu膜34を形成する。このようにして、ビア配線36が形成される。そして、熱可塑性接着剤302及び支持基板301を取り外す。
【0032】
このようにして形成された半導体装置(パワーアンプMMIC)の上面図は、図3のようになる。図2A乃至図2Fには、図3中のI−I線に沿った断面が図示されている。
【0033】
このように、第1の実施形態では、ビア配線36を上部電極14aに接続しているため、ビアホール1aの形成時に下部電極11が歪むことがなく、誘電体膜12のクラック等を防止することができる。従って、図1に示す従来の構造と比較して、サイズを小さくすることができる。
【0034】
なお、ビア配線36を上部電極14aに接続するとしても、仮に、図4(a)に示すように、ビアホール1aが誘電体膜12を貫通する構成を採用した場合には、誘電体膜12が異常にエッチングされる可能性がある。つまり、SiC基板1にはマイクロパイプとよばれる結晶欠陥が含まれており、ビアホール1aの形成時には、図4(b)に示すように、GaN系結晶層2にマイクロパイプ痕91が必然的に出現し、マイクロパイプ痕91が誘電体膜12まで到達すると、誘電体膜12が急速にエッチングされて空洞92が形成される。そして、GaN系結晶層2を同じ条件でエッチングし続けると、誘電体膜12が更にエッチングされ、図4(c)に示すように、上部電極14aと下部電極11との間に位置する部分が消失してしまう。これは、SiC基板1のエッチング条件では、誘電体膜12の材料であるシリコン窒化物のエッチングレートが極めて大きいためである。
【0035】
これに対し、第1の実施形態では、ビアホール1aを形成する予定の領域において、GaN系結晶層2の表面にシードメタル膜13を介してNi膜14を位置させている。このため、マイクロパイプ痕91がGaN系結晶層2に出現しても、誘電体膜12のエッチングを防止することができる。これは、SiC基板1のエッチング条件では、NiとSiCとの選択比は100以上であり、Niのエッチングレートが極めて低いからである。また、Ni膜14の厚さが2μm程度あるため、若干エッチングされたとしても、誘電体膜12のエッチングを防止することができる。
【0036】
なお、活性領域3の区画を、イオン注入に代えてメサ構造の形成によって行ってもよい。例えば、図5(a)に示すように、GaN系結晶層2のうちの不活性領域4を形成する予定の領域内の2次元電子ガスが存在する部分を塩素系ドライエッチングにより除去してもよい。また、図5(b)に示すように、GaN系結晶層2のうちの活性領域3を形成する予定の領域以外の部分をすべて除去してもよい。この場合、図2F(r)に相当する断面図は、図5(c)のようになる。
【0037】
また、HEMTの活性層を構成する材料がSiC系材料であってもよい。例えば、図6(a)に示すように、SiC基板1上にp型SiC活性層42が形成され、p型SiC活性層42の表面にn型ソース領域43s及びn型ドレイン領域43dが形成され、n型ソース領域43s及びn型ドレイン領域43d上に、夫々ソース電極5s、ドレイン電極5dが形成されていてもよい。この場合、ゲート電極5gとp型SiC活性層42との間にゲート絶縁膜44が存在し、図2F(r)に相当する断面図は、図6(b)のようになる。また、SiC基板1及びp型SiC活性層42の積層体が基板の一例として挙げられる。
【0038】
(第2の実施形態)
次に、第2の実施形態について説明する。図7A乃至図7Bは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0039】
第2の実施形態では、先ず、第1の実施形態と同様にして、レジストパターン102をマスクとして用いた誘電体膜12のドライエッチングまでの処理を行う(図2B(f))。但し、下部電極11の外径は140μm程度、内径は80μm程度とする。また、レジストパターン102の開口部102a及び102bの直径は70μm程度とする。このように、第2の実施形態では、第1の実施形態よりも、下部電極11の外径及び内径、並びに上部電極14aのエッチングストッパとして機能する部分の外径を小さくする。なお、後述のように、ビアホールの直径は50μm程度とする。つまり、本実施形態では、ビアホールとエッチングストッパとの間のマージンを10μm程度とする。
【0040】
次いで、図7A(a)に示すように、レジストパターン102を除去し、新たに、誘電体膜12に形成されている開口部に整合する開口部111a及び111bを備えたレジストパターン111を誘電体膜12上に形成する。開口部111aは、開口部102aを介してエッチングされた部分に整合し、開口部111bは、開口部102bを介してエッチングされた部分に整合する。その後、レジストパターン111をマスクとして用いてGaN系結晶層2のドライエッチングを行い、SiC基板1の一部を露出する。このドライエッチングでは、例えば、Cl2ガスを用い、アンテナパワーを900Wとし、バイアスパワーを100Wとする。この場合、GaN系結晶層2のエッチングレートは1μm/min程度となる。
【0041】
続いて、図7A(b)に示すように、レジストパターン111を除去する。次いで、第1の実施形態と同様にして、シードメタル膜13を形成する。その後、第1の実施形態と同様にして、レジストパターン103をシードメタル膜13上に形成する。但し、開口部103aの直径は138μm程度と、第1の実施形態よりも小さくする。また、開口部103bの直径も第1の実施形態よりも小さくする。
【0042】
続いて、図7A(c)に示すように、第1の実施形態と同様にして、Ni膜14(上部電極14a及びエッチングストッパ14e)を開口部103a及び103b内に形成する。上部電極14aの外径は138μm程度と、第1の実施形態よりも小さく、エッチングストッパ14eの外径も第1の実施形態よりも小さい。
【0043】
次いで、図7B(d)に示すように、第1の実施形態と同様にして、レジストパターン103の除去からシードメタル膜15のAu膜16から露出している部分の除去までの処理を行う。
【0044】
その後、図7B(e)に示すように、第1の実施形態と同様にして、支持基板301の貼り付け、ビアホール1a及び1bの形成、ビア配線36の形成、支持基板301の取り外し等を行う。なお、ビアホール1a及び1bの直径は50μm程度とする。また、ビアホール1a及び1bの形成時には、Ni膜14の一部がエッチングストッパとして機能する。つまり、上部電極14aのSiC基板1と接している部分がビアホール1aの形成時のエッチングストッパとして機能し、エッチングストッパ14eのSiC基板1と接している部分がビアホール1bの形成時のエッチングストッパとして機能する。
【0045】
第1の実施形態では、SiC基板1のエッチングに引き続いてGaN系結晶層2のエッチングを行っているのに対し、第2の実施形態では、SiC基板1のエッチング前にGaN系結晶層2のエッチングを行い、SiC基板1の表面にシードメタル膜13を介してNi膜14を位置させている。このため、第2の実施形態によれば、第1の実施形態よりもビアホール1aの形成時の両面アライメントのずれの影響を抑制することができる。従って、Ni膜14のエッチングストッパとして機能する部分のマージンを第1の実施形態よりも小さくすることができ、上部電極14a及び下部電極11を第1の実施形態よりも小さくすることができる。このため、小型化により好適である。
【0046】
(第3の実施形態)
次に、第3の実施形態について説明する。図8A乃至図8Cは、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0047】
第3の実施形態では、先ず、第1の実施形態と同様にして、ゲート電極5gの形成までの処理を行う(図2A(c))。次いで、図8A(a)に示すように、第1の実施形態と同様にして、レジストパターン101を形成する。但し、円環状の開口部102aの外径は116μm程度、内径は20μm程度とする。その後、第1の実施形態と同様にして、下部電極11及びその配線11aを形成する。下部電極11の外径は116μm程度、内径は20μm程度となる。このように、第3の実施形態では、下部電極11の外径及び内径を、第2の実施形態のそれらよりも小さくする。
【0048】
続いて、図8A(b)に示すように、レジストパターン101をその上のTi膜、Pt膜、及びAu膜と共に除去する。次いで、第1の実施形態と同様にして、誘電体膜12を形成する。
【0049】
その後、図8A(c)に示すように、第1の実施形態と同様にして、レジストパターン102を誘電体膜12上に形成する。但し、レジストパターン102の開口部102aの直径は10μmとし、開口部102bの直径は70μmとする。続いて、第1の実施形態と同様にして、誘電体膜12のドライエッチングを行い、GaN系結晶層2の一部を露出する。
【0050】
次いで、図8B(d)に示すように、レジストパターン102を除去し、新たに、誘電体膜12に形成されている開口部に整合する開口部121a及び121bを備えたレジストパターン121を誘電体膜12上に形成する。開口部121aは、開口部102aを介してエッチングされた部分に整合し、開口部121bは、開口部102bを介してエッチングされた部分に整合する。その後、レジストパターン121をマスクとして用いてGaN系結晶層2のドライエッチングを行い、SiC基板1の一部を露出する。このドライエッチングでは、例えば、Cl2ガスを用い、アンテナパワーを900Wとし、バイアスパワーを100Wとする。この場合、GaN系結晶層2のエッチングレートは1μm/min程度となる。続いて、レジストパターン121をマスクとして用いてSiC基板1のドライエッチングを行い、SiC基板1の表面に、開口部121aに整合する凹部1c及び開口部121bに整合する凹部1dを形成する。このドライエッチングでは、SF6ガス及びO2ガスの混合ガスを用い、アンテナパワーを900Wとし、バイアスパワーを50Wとする。この場合、SiC基板1のエッチングレートは約0.5μm/min程度となる。凹部1c及び1dの深さは10μm程度とする。
【0051】
続いて、図8B(e)に示すように、レジストパターン121を除去する。次いで、第1の実施形態と同様にして、シードメタル膜13を形成する。その後、第1の実施形態と同様にして、レジストパターン103をシードメタル膜13上に形成する。但し、開口部103aの直径は114μm程度と、第2の実施形態よりも小さくする。また、開口部103bの直径は第2の実施形態と同程度とする。
【0052】
続いて、同じく図8B(e)に示すように、第1の実施形態と同様にして、Ni膜14(上部電極14a及びエッチングストッパ14e)を開口部103a及び103b内に形成する。上部電極14aの外径は114μm程度と、第2の実施形態よりも小さく、エッチングストッパ14eの外径は第2の実施形態と同程度である。
【0053】
次いで、図8B(f)に示すように、第1の実施形態と同様にして、レジストパターン103の除去からシードメタル膜15のAu膜16から露出している部分の除去までの処理を行う。
【0054】
その後、図8C(g)に示すように、第1の実施形態と同様にして、支持基板301の貼り付け、ビアホール1a及び1bの形成、ビア配線36の形成、支持基板301の取り外し等を行う。なお、ビアホール1a及び1bの直径は50μm程度とする。また、ビアホール1a及び1bの形成時には、Ni膜14の一部がエッチングストッパとして機能する。つまり、上部電極14aの凹部1aの底面でSiC基板1と接している部分がビアホール1aの形成時のエッチングストッパとして機能し、エッチングストッパ14eの凹部1bの底面でSiC基板1と接している部分がビアホール1bの形成時のエッチングストッパとして機能する。
【0055】
このように、第3の実施形態では、ビアホール1aの形成前に、SiC基板1の表面に凹部1cを形成し、凹部1c内にNi膜14を位置させているため、ビアホール1aが誘電体膜12まで到達することはない。また、凹部1cの大きさは、上部電極14aとビア配線36との間の導通を確保できる程度であればよいため、第2の実施形態よりも上部電極14a及び下部電極11を小さくすることができ、より一層小型化することができる。
【0056】
(第4の実施形態)
次に、第4の実施形態について説明する。図9A乃至図9Eは、第4の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0057】
第4の実施形態では、先ず、第1の実施形態と同様にして、誘電体膜12の形成までの処理を行う(図2B(e))。次いで、図9A(a)に示すように、第1の実施形態と同様にして、レジストパターン102を誘電体膜12上に形成する。但し、開口部102aの直径は90μm程度とする。つまり、平面視で開口部102aの縁を下部電極11の内縁と整合させる。その後、第1の実施形態と同様にして、誘電体膜12のドライエッチングを行い、GaN系結晶層2の一部を露出する。このドライエッチングの結果、本実施形態では、誘電体膜12の下部電極11の内側に位置する部分が除去され、下部電極11の内側面が露出する。
【0058】
続いて、図9A(b)に示すように、SiC基板1の表面側の全面に、厚さが2μm程度のポリアミド膜51を形成する。ポリアミド膜51の形成では、例えば、ポリアミック酸樹脂をスピンコーティング法により塗布し、その後、250℃でベーキングを行う。このような方法で形成されたポリアミド膜51は平坦になりやすい。ポリアミドは、水酸化テトラメチルアンモニウム(TMAH)系現像液に溶解する。
【0059】
次いで、図9A(c)に示すように、ポリアミド膜51のエッチバックを行う。このエッチバックは、誘電体膜12の下部電極11上の部分が露出した時点で終了する。なお、このエッチバックは、例えば、TMAHを用いた溶解、又は酸素プラズマを用いたエッチングにより行う。
【0060】
その後、図9B(d)に示すように、SiC基板1の表面側の全面にポジ型レジスト剤52を塗布する。続いて、ポジ型レジスト剤52のうちで下部電極11の内縁に沿う幅が2μm程度〜10μm程度の円環状の領域を遮光しながら、ポジ型レジスト剤52の露光を行う。
【0061】
次いで、図9B(e)に示すように、TMAH系現像液を用いた現像を行い、ポジ型レジスト剤52の露光された部分を除去すると共に、ポリアミド膜51のうちでポジ型レジスト剤52の残存している部分(レジストパターン131)から露出している部分を除去する。このとき、ポリアミド膜51のうちでレジストパターン131に覆われている部分も若干除去される。ポリアミド膜51の下部電極11の内縁に沿って残存する部分の幅は、例えば1μm程度とする。この幅は、レジストパターン131の下部電極11の内縁から内側にせり出している部分の寸法により調節することができる。
【0062】
その後、図9B(f)に示すように、アセトンを用いてレジストパターン131を除去する。ポリアミド膜51はアセトンに溶解しない。
【0063】
続いて、図9C(g)に示すように、第1の実施形態と同様にして、シードメタル膜13を形成する。次いで、上部電極用の開口部132a、及びソース電極5s用のビアホールの形成時に用いられるエッチングストッパ用の開口部132bを備えたレジストパターン132をシードメタル膜13上に形成する。開口部132aの直径は150μm程度とする。また、レジストパターン132には、平面形状が円環状となっているポリアミド膜51の上方に位置する複数の島状部132cも設ける。
【0064】
その後、図9C(h)に示すように、レジストパターン132をマスクとして用いて、Niの電気めっきを行うことにより、開口部132a及び132b内に、厚さが2μm程度のNi膜14(上部電極14a及びエッチングストッパ14e)を形成する。このとき、上部電極14a内に島状部132cに伴う孔14cが形成される。
【0065】
続いて、図9C(i)に示すように、アセトンを用いてレジストパターン132を除去する。次いで、第1の実施形態と同様にして、シードメタル膜13のNi膜14から露出している部分を除去する。この結果、ポリアミド膜51が露出する。
【0066】
その後、図9D(j)に示すように、第1の実施形態と同様にして、シードメタル膜15を形成する。続いて、MIMキャパシタの配線用の開口部133a、ソース電極5sの配線用の開口部133s、ドレイン電極5dの配線用の開口部133d、ゲート電極5g用の開口部を備えたレジストパターン133をシードメタル膜15上に形成する。開口部133sはソース電極5s及びエッチングストッパ14eにわたって広がる。また、レジストパターン133には、孔14cと整合する複数の島状部133cも設ける。
【0067】
次いで、同じく図9D(j)に示すように、レジストパターン133をマスクとして用いて、Auの電気めっきを行うことにより、開口部133a、133s、及び133d内、並びにゲート電極5g用の開口部内に、厚さが2μm程度のAu膜16を形成する。開口部133a内のAu膜16は上部電極の配線16aとなり、開口部133s内のAu膜16はソース電極5sのソース配線16sとなり、開口部133d内のAu膜16はドレイン電極5dのドレイン配線16dとなり、ゲート電極5g用の開口部内のAu膜16はゲート電極5gのゲート配線16gとなる(図10参照)。このとき、配線16a内に島状部133cに伴う孔16cが形成される。
【0068】
その後、図9D(k)に示すように、アセトンを用いてレジストパターン133を除去する。続いて、シードメタル膜15のAu膜16から露出している部分を、例えばイオンミリング法により除去する。この結果、ポリアミド膜51が露出する。
【0069】
次いで、図9D(l)に示すように、孔16c及び14c内にTMAHを注入し、ポリアミド膜51を溶解する。つまり、孔16c及び14cをTMAHの注入口として用いる。
【0070】
その後、図9E(m)に示すように、第1の実施形態と同様にして、支持基板301の貼り付け、ビアホール1a及び1bの形成、ビア配線36の形成、支持基板301の取り外し等を行う。
【0071】
このようにして形成された半導体装置(パワーアンプMMIC)の上面図は、図10のようになる。図9A乃至図9Eには、図10中のI−I線に沿った断面が図示されている。
【0072】
第1の実施形態の方法で製造された半導体装置では、SiC基板1の表面に平行な方向において、誘電体膜12の一部が下部電極11と上部電極14aとの間に挟まれている。従って、MIMキャパシタの容量は、誘電体膜12のこの部分の幅の影響を受ける。しかし、この幅の制御の精度は、誘電体膜12の厚さの制御の精度と比較すると低い。このため、これらの半導体装置では、MIMキャパシタの容量が変動することがある。
【0073】
これに対し、第4の実施形態の方法で製造された半導体装置では、SiC基板1の表面に平行な方向において、下部電極11と上部電極14aとの間に空間53が存在する。従って、MIMキャパシタの容量は、誘電体膜12の幅の影響をほとんど受けない。このため、第4の実施形態によれば、容量の変動を抑制することができる。
【0074】
なお、第4の実施形態と同様の空間53の形成を第2、第3の実施形態に適用してもよい。また、図5、図6に示す第1の実施形態の変形例を第2〜第4の実施形態に適用してもよい。
【0075】
なお、ビア配線36の形成を、Cuめっきによるビアフィリングにより行ってもよい。また、誘電体膜12の材料として、シリコン酸化物(SiO2)、シリコン酸窒化物(SiON)、アルミニウム酸化物(Al2O3)、ハフニウム酸化物(Hf2O3)、タンタル酸化物(Ta2O3)等を用いてもよい。これらは、SiC基板1のエッチングに用いられるSF6ガス及びO2ガスの混合ガスによりエッチングされ得る。
【0076】
そして、これらの実施形態を用いれば、信頼度が高いミリ波帯システム等を構築することが可能となる。
【0077】
以下、本発明の諸態様を付記としてまとめて記載する。
【0078】
(付記1)
基板の表面上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に前記基板の表面に接する上部電極を形成する工程と、
前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0079】
(付記2)
前記基板は炭化シリコンを含有することを特徴とする付記1に記載の半導体装置の製造方法。
【0080】
(付記3)
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0081】
(付記4)
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層の一部を除去して前記炭化シリコン基部の表面を露出する工程を有し、
前記上部電極を前記炭化シリコン基部の表面に接するように形成することを特徴とする付記3に記載の半導体装置の製造方法。
【0082】
(付記5)
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層及び前記炭化シリコン基部に凹部を形成する工程を有し、
前記上部電極を、その一部が前記凹部を埋め込むように形成することを特徴とする付記3に記載の半導体装置の製造方法。
【0083】
(付記6)
平面視で、前記凹部を前記ビアホールの内側に位置させることを特徴とする付記5に記載の半導体装置の製造方法。
【0084】
(付記7)
前記誘電体膜の前記基板の表面に平行な方向において前記下部電極及び前記上部電極に挟み込まれる部分を除去する工程を有することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
【0085】
(付記8)
基板の表面上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成され前記基板の表面に接する上部電極と、
前記基板に形成され、前記上部電極の前記基板の表面に接する部分に達するビアホールと、
前記基板の裏面上に形成され、前記ビアホールを介して前記上部電極に接するビア配線と、
を有することを特徴とする半導体装置。
【0086】
(付記9)
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする付記8に記載の半導体装置。
【0087】
(付記10)
前記基板の表面に平行な方向において前記下部電極と前記上部電極との間に空間が存在することを特徴とする付記8又は9に記載の半導体装置。
【符号の説明】
【0088】
1:SiC基板
1a、1b:ビアホール
1c、1d:凹部
2:GaN系結晶層
11:下部電極
12:誘電体膜
14:Ni膜
14a:上部電極
14e:エッチングストッパ
36:ビア配線
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、GaN系(窒化ガリウム)高電子移動度トランジスタ(HEMT:high electron mobility transistor))を備えたパワーアンプMMIC(microwave monolithic integrated circuit)について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。例えば、ミリ波帯レーダーシステム、無線通信基地局システム、サーバーシステム等への応用が期待されている。このようなパワーアンプMMICには、GaN系HEMTの他に、MIM(金属/誘電体/金属)キャパシタ、及び抵抗素子等が設けられている。
【0003】
従来のパワーアンプMMICでは、図1に示すように、MIMキャパシタが、SiC基板201上に形成された下部電極202、誘電体膜203及び上部電極204から構成されている。また、下部電極202は、誘電体膜203及び上部電極204よりも広く形成されており、平面視で誘電体膜203及び上部電極204から離間した位置で、SiC基板201に形成されたビアホール201aを介してSiC基板201の裏面上に形成されたビア配線205に接続されている。ビアホール201aは、下部電極202をエッチングストッパとして用いながら、SiC基板201を裏面からエッチングすることにより形成されている。なお、図1(b)は、図1(a)のI−I線に沿った断面図である。また、SiC基板201の表面には、GaN系HEMTを構成する結晶層210が形成されている。
【0004】
このように、ビアホール201aの位置が、平面視で誘電体膜203及び上部電極204から離間している。これは、ビアホール201aを誘電体膜203及び上部電極204の直下に形成しようとすると、下部電極202がエッチングの熱等の影響によって歪んだ場合に、誘電体膜203及び上部電極204にも変形が及んで、誘電体膜203にクラックが生じたり、所望の特性が得られなくなったりするからである。
【0005】
SiC基板及びGaN系HEMTの組み合わせを考慮していないMIMキャパシタについては、ビアホールが誘電体膜及び上部電極の直下に位置する構造が提案されているが、これまでのところGaN系HEMTに組み合わせることができるものはない。また、他の材料を用いた半導体装置でも同様の問題が生じ得る。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2003−100895号公報
【特許文献2】特開昭61−263146号公報
【特許文献3】特開2002−64032号公報
【特許文献4】特開2002−64032号公報
【特許文献5】特開2009−33097号公報
【特許文献6】特開2009−212103号公報
【特許文献7】特開平2−276269号公報
【特許文献8】特開平4−116862号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、GaN系HEMT及びMIMキャパシタを同一基板上に設ける場合でも小型化することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0008】
半導体装置の製造方法の一態様では、基板の表面上に下部電極を形成し、前記下部電極上に誘電体膜を形成し、前記誘電体膜上に前記基板の表面に接する上部電極を形成する。また、前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成し、前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する。
【発明の効果】
【0009】
上記の半導体装置の製造方法等によれば、ビアホールの形成時に上部電極をエッチングストッパとして機能させることができるため、ビアホールを上部電極の直下に位置させて半導体装置を小型化することができる。
【図面の簡単な説明】
【0010】
【図1】従来の半導体装置の構造を示す図である。
【図2A】第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図2B】図2Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2C】図2Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2D】図2Cに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2E】図2Dに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2F】図2Eに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図3】第1の実施形態により製造された半導体装置の構造を示す上面図である。
【図4】第1の実施形態に関する参考例を示す断面図である。
【図5】第1の実施形態の変形例を示す断面図である。
【図6】第1の実施形態の他の変形例を示す断面図である。
【図7A】第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図7B】図7Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図8A】第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図8B】図8Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図8C】図8Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図9A】第4の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図9B】図9Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図9C】図9Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図9D】図9Cに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図9E】図9Dに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図10】第4の実施形態により製造された半導体装置の構造を示す上面図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【0012】
(第1の実施形態)
先ず、第1の実施形態について説明する。図2A乃至図2Fは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0013】
第1の実施形態では、先ず、図2A(a)に示すように、炭化シリコン(SiC)基板1の表面上にバッファ層2a、チャネル層2b、及びバリア層2cをこの順で形成する。SiC基板1の厚さは350μm程度であり、バッファ層2aとしては、例えば厚さが2μm程度のGaN層を形成し、チャネル層2bとしては、例えば厚さが0.5μm程度のGaN層を形成し、バリア層2cとしては、例えば厚さが25nm程度のn型AlGaN層を形成する。n型AlGaN層の不純物は、例えばSiである。このようにして、バッファ層2a、チャネル層2b、及びバリア層2cを含むGaN系結晶層2を形成する。なお、SiC基板1が炭化シリコン基部の一例として挙げられ、SiC基板1及びGaN系結晶層2の積層体が基板の一例として挙げられる。
【0014】
次いで、図2A(b)に示すように、次いで、GaN系結晶層2の不活性領域4とする領域にボロン又はヘリウム等を注入することにより、2次元電子ガス(2DEG)を消失させる。この結果、GaN系結晶層2が不活性領域4及び活性領域3に区画される。
【0015】
その後、図2A(c)に示すように、活性領域3内において、バリア層2c上に、例えばリフトオフ法によりソース電極5s及びドレイン電極5dを形成する。ソース電極5s及びドレイン電極5dの形成に当たっては、レジストパターンを形成した後、厚さが30nm程度のTi膜及び厚さが300nm程度のAl膜をこの順で蒸着し、レジストパターンをその上のTi膜及びAl膜と共に除去し、急速熱処理(RTA:rapid thermal annealing)を行う。ソース電極5s及びドレイン電極5dの形成の形成後には、ソース電極5s及びドレイン電極5dの間にゲート電極5gを、例えばリフトオフ法により形成する。ゲート電極5gの形成に当たっては、レジストパターンを形成した後、Ni膜及びAu膜をこの順で蒸着し、レジストパターンをその上のNi膜及びAu膜と共に除去する。このようにして、GaN系HEMTの基本的な構造が得られる。
【0016】
続いて、図2B(d)に示すように、ソース電極5s、ドレイン電極5d、及びゲート電極5gを覆い、MIMキャパシタを形成する予定の領域内に平面形状が円環状の下部電極用の開口部101aを備えたレジストパターン101をGaN系結晶層2上に形成する。例えば、開口部101aの外径は152μm程度、内径は100μm程度とする。なお、レジストパターン101には、開口部101aに繋がる下部電極の配線用の開口部も設けておく。次いで、厚さが10nm程度のTi膜、厚さが30nm程度のPt膜、及び厚さが500nm程度のAu膜をこの順で蒸着する。この結果、開口部101a内において、GaN系結晶層2上に、外径が152μm程度、内径が100μm程度の下部電極11が形成され、また、下部電極11の配線11a(図3参照)も形成される。なお、レジストパターン101上にもTi膜、Pt膜、及びAu膜の積層体が形成される。
【0017】
その後、図2B(e)に示すように、レジストパターン101をその上のTi膜、Pt膜、及びAu膜と共に除去する。つまり、下部電極11は、例えばリフトオフ法により形成される。続いて、ソース電極5s、ドレイン電極5d、ゲート電極5g、及び下部電極11を覆う誘電体膜12を、例えばプラズマCVD(chemical vapor deposition)法によりGaN系結晶層2上に形成する。誘電体膜12はMIMキャパシタの容量絶縁膜として機能し、また、GaN系HEMTの保護膜(パッシベーション膜)として機能する。誘電体膜12としては、例えば厚さが200nm程度のシリコン窒化膜を形成する。
【0018】
続いて、図2B(f)に示すように、レジストパターン102を誘電体膜12上に形成する。レジストパターン102には、ソース電極5sを露出する開口部102s、ドレイン電極5dを露出する開口部102d、及びゲート電極5gを露出する開口部102gが設けられている。レジストパターン102には、更に、誘電体膜12のMIMキャパシタ用のビアホールの形成時に用いられるエッチングストッパを形成する予定の領域を露出する開口部102a、及び誘電体膜12のソース電極5s用のビアホールの形成時に用いられるエッチングストッパを形成する予定の領域を露出する開口部102bも設けられている。開口部102aは、誘電体膜12の平面視で下部電極11の内側に位置する領域の一部を露出し、開口部102bは、誘電体膜12の平面視でソース電極5sと下部電極11との間に位置する領域の一部を露出する。これらのビアホールの形成時の両面アライメント精度が±10μmである場合、ビアホールとエッチングストッパとの間のマージンは20μm以上とすることが好ましい。従って、ビアホールの直径を50μm程度とする場合には、開口部102a及び102bの直径は90μm程度とすることが好ましい。
【0019】
レジストパターン102の形成後には、同じく図2B(f)に示すように、レジストパターン102をマスクとして用いて誘電体膜12のドライエッチングを行い、GaN系結晶層2の一部を露出する。このドライエッチングでは、例えば、SF6ガス及びCHF3ガスの混合ガスを用い、アンテナパワーを500Wとし、バイアスパワーを50Wとする。この場合、誘電体膜12がシリコン窒化膜であれば、そのエッチングレートは0.24μm/min程度となる。
【0020】
次いで、図2C(g)に示すように、レジストパターン102を除去する。その後、SiC基板1の表面側の全面にシードメタル膜13を、例えばスパッタリング法により形成する。シードメタル膜13の形成では、例えばTa膜及びCu膜をこの順で形成する。なお、Ti膜及びAu膜をこの順で形成してもよい。続いて、上部電極用の開口部103a、及びソース電極5s用のビアホールの形成時に用いられるエッチングストッパ用の開口部103bを備えたレジストパターン103をシードメタル膜13上に形成する。開口部103aの直径は150μm程度とする。
【0021】
次いで、図2C(h)に示すように、レジストパターン103をマスクとして用いて、Niの電気めっきを行うことにより、開口部103a及び103b内に、厚さが2μm程度のNi膜14を形成する。開口部103a内のNi膜14は、MIMキャパシタ用のビアホールの形成時にエッチングストッパとして機能し、また、上部電極の一部となる。開口部103b内のNi膜14は、ソース電極5s用のビアホールの形成時にエッチングストッパとして機能する。以降、開口部103a内のNi膜14及びその下のシードメタル膜13を上部電極14aということがあり、開口部103b内のNi膜14及びその下のシードメタル膜13をエッチングストッパ14eということがある。
【0022】
その後、図2C(i)に示すように、レジストパターン103を除去する。続いて、シードメタル膜13のNi膜14から露出している部分を、例えばイオンミリング法により除去する。
【0023】
次いで、図2D(j)に示すように、SiC基板1の表面側の全面にシードメタル膜15を、例えばスパッタリング法により形成する。シードメタル膜15の形成では、例えば厚さが10nm程度のTi膜、厚さが50nm程度のPt膜、及び厚さが200nm程度のAu膜をこの順で形成する。その後、MIMキャパシタの配線用の開口部104a、ソース電極5sの配線用の開口部104s、ドレイン電極5dの配線用の開口部104d、ゲート電極5g用の開口部を備えたレジストパターン104をシードメタル膜15上に形成する。開口部104sはソース電極5s及びエッチングストッパ14eにわたって広がる。
【0024】
その後、図2D(k)に示すように、レジストパターン104をマスクとして用いて、Auの電気めっきを行うことにより、開口部104a、104s、及び104d内、並びにゲート電極5g用の開口部内に、厚さが2μm程度のAu膜16を形成する。開口部104a内のAu膜16は上部電極の配線16aとなり、開口部104s内のAu膜16はソース電極5sのソース配線16sとなり、開口部104d内のAu膜16はドレイン電極5dのドレイン配線16dとなり、ゲート電極5g用の開口部内のAu膜16はゲート電極5gのゲート配線16gとなる(図3参照)。
【0025】
続いて、図2D(l)に示すように、レジストパターン104を除去する。次いで、シードメタル膜15のAu膜16から露出している部分を、例えばイオンミリング法により除去する。
【0026】
その後、図2E(m)に示すように、SiC基板1の表面側に熱可塑性接着剤302でサファイア基板等の支持基板301を貼り付ける。続いて、SiC基板1の裏面側を研磨する。SiC基板1の厚さは、例えば100μm程度とする。
【0027】
次いで、図2E(n)に示すように、SiC基板1の表裏を反転し、SiC基板1の裏面上にシードメタル膜31を、例えばスパッタリング法により形成する。シードメタル膜31の形成では、例えば厚さが20nmのTi膜及び厚さが300nmのCu膜をこの順で形成する。その後、MIMキャパシタ用のビアホールを形成する領域を覆い、ソース電極5s用のビアホールを形成する領域を覆うレジストパターン105をシードメタル膜31上に形成する。レジストパターン105のMIMキャパシタ用のビアホールを形成する領域を覆う部分、及びソース電極5s用のビアホールを形成する領域を覆う部分の形状は、例えば、いずれも直径が50μm程度の円形とする。
【0028】
続いて、図2E(o)に示すように、レジストパターン105をマスクとして用いて、Niの電気めっきを行うことにより、シードメタル膜31のレジストパターン105から露出している部分上に、厚さが3μm程度のNi膜32を形成する。
【0029】
次いで、図2F(p)に示すように、レジストパターン105を除去する。その後、シードメタル膜31のNi膜32から露出している部分を、例えばイオンミリング法により除去する。このようにして、シードメタル膜31及びNi膜32を含むメタルマスク35が形成される。
【0030】
続いて、図2F(q)に示すように、メタルマスク35を用いて、SiC基板1及びGaN系結晶層2のドライエッチングを行い、MIMキャパシタ用のビアホール1a及びソース電極5s用のビアホール1bを形成する。このとき、Ni膜14の一部がエッチングストッパとして機能する。つまり、上部電極14aのGaN系結晶層2と接している部分がビアホール1aの形成時のエッチングストッパとして機能し、エッチングストッパ14eのGaN系結晶層2と接している部分がビアホール1bの形成時のエッチングストッパとして機能する。なお、シードメタル膜13のビアホール1a及び1bに露出する部分を残存させても、除去してもよい。このドライエッチングでは、例えば、SF6ガス及びO2ガスの混合ガスを用い、コイルパワーを2kWとし、プラテンパワーを0.2kWとする。この場合、SiC基板1のエッチングレートは2μm/min程度となり、GaN系結晶層2のエッチングレートは0.05μm/min程度となる。なお、塩素ガスを用いるとGaN系結晶層2のドライエッチングを高速に行うことが可能である。しかし、残留フッ素の影響を受けてエッチングレートが安定しない可能性があり、また、GaN系結晶層2が非常に薄いため、本実施形態では、SF6ガス及びO2ガスの混合ガスを用いる。
【0031】
次いで、図2F(r)に示すように、SiC基板1の裏面側の全面にシードメタル膜33を、例えばスパッタリング法により形成する。シードメタル膜33の形成では、例えば厚さが50nm程度のTi膜及び厚さが1μm程度のAu膜をこの順で形成する。その後、Auの電気めっきを行うことにより、シードメタル膜33上に、厚さが10μm程度のAu膜34を形成する。このようにして、ビア配線36が形成される。そして、熱可塑性接着剤302及び支持基板301を取り外す。
【0032】
このようにして形成された半導体装置(パワーアンプMMIC)の上面図は、図3のようになる。図2A乃至図2Fには、図3中のI−I線に沿った断面が図示されている。
【0033】
このように、第1の実施形態では、ビア配線36を上部電極14aに接続しているため、ビアホール1aの形成時に下部電極11が歪むことがなく、誘電体膜12のクラック等を防止することができる。従って、図1に示す従来の構造と比較して、サイズを小さくすることができる。
【0034】
なお、ビア配線36を上部電極14aに接続するとしても、仮に、図4(a)に示すように、ビアホール1aが誘電体膜12を貫通する構成を採用した場合には、誘電体膜12が異常にエッチングされる可能性がある。つまり、SiC基板1にはマイクロパイプとよばれる結晶欠陥が含まれており、ビアホール1aの形成時には、図4(b)に示すように、GaN系結晶層2にマイクロパイプ痕91が必然的に出現し、マイクロパイプ痕91が誘電体膜12まで到達すると、誘電体膜12が急速にエッチングされて空洞92が形成される。そして、GaN系結晶層2を同じ条件でエッチングし続けると、誘電体膜12が更にエッチングされ、図4(c)に示すように、上部電極14aと下部電極11との間に位置する部分が消失してしまう。これは、SiC基板1のエッチング条件では、誘電体膜12の材料であるシリコン窒化物のエッチングレートが極めて大きいためである。
【0035】
これに対し、第1の実施形態では、ビアホール1aを形成する予定の領域において、GaN系結晶層2の表面にシードメタル膜13を介してNi膜14を位置させている。このため、マイクロパイプ痕91がGaN系結晶層2に出現しても、誘電体膜12のエッチングを防止することができる。これは、SiC基板1のエッチング条件では、NiとSiCとの選択比は100以上であり、Niのエッチングレートが極めて低いからである。また、Ni膜14の厚さが2μm程度あるため、若干エッチングされたとしても、誘電体膜12のエッチングを防止することができる。
【0036】
なお、活性領域3の区画を、イオン注入に代えてメサ構造の形成によって行ってもよい。例えば、図5(a)に示すように、GaN系結晶層2のうちの不活性領域4を形成する予定の領域内の2次元電子ガスが存在する部分を塩素系ドライエッチングにより除去してもよい。また、図5(b)に示すように、GaN系結晶層2のうちの活性領域3を形成する予定の領域以外の部分をすべて除去してもよい。この場合、図2F(r)に相当する断面図は、図5(c)のようになる。
【0037】
また、HEMTの活性層を構成する材料がSiC系材料であってもよい。例えば、図6(a)に示すように、SiC基板1上にp型SiC活性層42が形成され、p型SiC活性層42の表面にn型ソース領域43s及びn型ドレイン領域43dが形成され、n型ソース領域43s及びn型ドレイン領域43d上に、夫々ソース電極5s、ドレイン電極5dが形成されていてもよい。この場合、ゲート電極5gとp型SiC活性層42との間にゲート絶縁膜44が存在し、図2F(r)に相当する断面図は、図6(b)のようになる。また、SiC基板1及びp型SiC活性層42の積層体が基板の一例として挙げられる。
【0038】
(第2の実施形態)
次に、第2の実施形態について説明する。図7A乃至図7Bは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0039】
第2の実施形態では、先ず、第1の実施形態と同様にして、レジストパターン102をマスクとして用いた誘電体膜12のドライエッチングまでの処理を行う(図2B(f))。但し、下部電極11の外径は140μm程度、内径は80μm程度とする。また、レジストパターン102の開口部102a及び102bの直径は70μm程度とする。このように、第2の実施形態では、第1の実施形態よりも、下部電極11の外径及び内径、並びに上部電極14aのエッチングストッパとして機能する部分の外径を小さくする。なお、後述のように、ビアホールの直径は50μm程度とする。つまり、本実施形態では、ビアホールとエッチングストッパとの間のマージンを10μm程度とする。
【0040】
次いで、図7A(a)に示すように、レジストパターン102を除去し、新たに、誘電体膜12に形成されている開口部に整合する開口部111a及び111bを備えたレジストパターン111を誘電体膜12上に形成する。開口部111aは、開口部102aを介してエッチングされた部分に整合し、開口部111bは、開口部102bを介してエッチングされた部分に整合する。その後、レジストパターン111をマスクとして用いてGaN系結晶層2のドライエッチングを行い、SiC基板1の一部を露出する。このドライエッチングでは、例えば、Cl2ガスを用い、アンテナパワーを900Wとし、バイアスパワーを100Wとする。この場合、GaN系結晶層2のエッチングレートは1μm/min程度となる。
【0041】
続いて、図7A(b)に示すように、レジストパターン111を除去する。次いで、第1の実施形態と同様にして、シードメタル膜13を形成する。その後、第1の実施形態と同様にして、レジストパターン103をシードメタル膜13上に形成する。但し、開口部103aの直径は138μm程度と、第1の実施形態よりも小さくする。また、開口部103bの直径も第1の実施形態よりも小さくする。
【0042】
続いて、図7A(c)に示すように、第1の実施形態と同様にして、Ni膜14(上部電極14a及びエッチングストッパ14e)を開口部103a及び103b内に形成する。上部電極14aの外径は138μm程度と、第1の実施形態よりも小さく、エッチングストッパ14eの外径も第1の実施形態よりも小さい。
【0043】
次いで、図7B(d)に示すように、第1の実施形態と同様にして、レジストパターン103の除去からシードメタル膜15のAu膜16から露出している部分の除去までの処理を行う。
【0044】
その後、図7B(e)に示すように、第1の実施形態と同様にして、支持基板301の貼り付け、ビアホール1a及び1bの形成、ビア配線36の形成、支持基板301の取り外し等を行う。なお、ビアホール1a及び1bの直径は50μm程度とする。また、ビアホール1a及び1bの形成時には、Ni膜14の一部がエッチングストッパとして機能する。つまり、上部電極14aのSiC基板1と接している部分がビアホール1aの形成時のエッチングストッパとして機能し、エッチングストッパ14eのSiC基板1と接している部分がビアホール1bの形成時のエッチングストッパとして機能する。
【0045】
第1の実施形態では、SiC基板1のエッチングに引き続いてGaN系結晶層2のエッチングを行っているのに対し、第2の実施形態では、SiC基板1のエッチング前にGaN系結晶層2のエッチングを行い、SiC基板1の表面にシードメタル膜13を介してNi膜14を位置させている。このため、第2の実施形態によれば、第1の実施形態よりもビアホール1aの形成時の両面アライメントのずれの影響を抑制することができる。従って、Ni膜14のエッチングストッパとして機能する部分のマージンを第1の実施形態よりも小さくすることができ、上部電極14a及び下部電極11を第1の実施形態よりも小さくすることができる。このため、小型化により好適である。
【0046】
(第3の実施形態)
次に、第3の実施形態について説明する。図8A乃至図8Cは、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0047】
第3の実施形態では、先ず、第1の実施形態と同様にして、ゲート電極5gの形成までの処理を行う(図2A(c))。次いで、図8A(a)に示すように、第1の実施形態と同様にして、レジストパターン101を形成する。但し、円環状の開口部102aの外径は116μm程度、内径は20μm程度とする。その後、第1の実施形態と同様にして、下部電極11及びその配線11aを形成する。下部電極11の外径は116μm程度、内径は20μm程度となる。このように、第3の実施形態では、下部電極11の外径及び内径を、第2の実施形態のそれらよりも小さくする。
【0048】
続いて、図8A(b)に示すように、レジストパターン101をその上のTi膜、Pt膜、及びAu膜と共に除去する。次いで、第1の実施形態と同様にして、誘電体膜12を形成する。
【0049】
その後、図8A(c)に示すように、第1の実施形態と同様にして、レジストパターン102を誘電体膜12上に形成する。但し、レジストパターン102の開口部102aの直径は10μmとし、開口部102bの直径は70μmとする。続いて、第1の実施形態と同様にして、誘電体膜12のドライエッチングを行い、GaN系結晶層2の一部を露出する。
【0050】
次いで、図8B(d)に示すように、レジストパターン102を除去し、新たに、誘電体膜12に形成されている開口部に整合する開口部121a及び121bを備えたレジストパターン121を誘電体膜12上に形成する。開口部121aは、開口部102aを介してエッチングされた部分に整合し、開口部121bは、開口部102bを介してエッチングされた部分に整合する。その後、レジストパターン121をマスクとして用いてGaN系結晶層2のドライエッチングを行い、SiC基板1の一部を露出する。このドライエッチングでは、例えば、Cl2ガスを用い、アンテナパワーを900Wとし、バイアスパワーを100Wとする。この場合、GaN系結晶層2のエッチングレートは1μm/min程度となる。続いて、レジストパターン121をマスクとして用いてSiC基板1のドライエッチングを行い、SiC基板1の表面に、開口部121aに整合する凹部1c及び開口部121bに整合する凹部1dを形成する。このドライエッチングでは、SF6ガス及びO2ガスの混合ガスを用い、アンテナパワーを900Wとし、バイアスパワーを50Wとする。この場合、SiC基板1のエッチングレートは約0.5μm/min程度となる。凹部1c及び1dの深さは10μm程度とする。
【0051】
続いて、図8B(e)に示すように、レジストパターン121を除去する。次いで、第1の実施形態と同様にして、シードメタル膜13を形成する。その後、第1の実施形態と同様にして、レジストパターン103をシードメタル膜13上に形成する。但し、開口部103aの直径は114μm程度と、第2の実施形態よりも小さくする。また、開口部103bの直径は第2の実施形態と同程度とする。
【0052】
続いて、同じく図8B(e)に示すように、第1の実施形態と同様にして、Ni膜14(上部電極14a及びエッチングストッパ14e)を開口部103a及び103b内に形成する。上部電極14aの外径は114μm程度と、第2の実施形態よりも小さく、エッチングストッパ14eの外径は第2の実施形態と同程度である。
【0053】
次いで、図8B(f)に示すように、第1の実施形態と同様にして、レジストパターン103の除去からシードメタル膜15のAu膜16から露出している部分の除去までの処理を行う。
【0054】
その後、図8C(g)に示すように、第1の実施形態と同様にして、支持基板301の貼り付け、ビアホール1a及び1bの形成、ビア配線36の形成、支持基板301の取り外し等を行う。なお、ビアホール1a及び1bの直径は50μm程度とする。また、ビアホール1a及び1bの形成時には、Ni膜14の一部がエッチングストッパとして機能する。つまり、上部電極14aの凹部1aの底面でSiC基板1と接している部分がビアホール1aの形成時のエッチングストッパとして機能し、エッチングストッパ14eの凹部1bの底面でSiC基板1と接している部分がビアホール1bの形成時のエッチングストッパとして機能する。
【0055】
このように、第3の実施形態では、ビアホール1aの形成前に、SiC基板1の表面に凹部1cを形成し、凹部1c内にNi膜14を位置させているため、ビアホール1aが誘電体膜12まで到達することはない。また、凹部1cの大きさは、上部電極14aとビア配線36との間の導通を確保できる程度であればよいため、第2の実施形態よりも上部電極14a及び下部電極11を小さくすることができ、より一層小型化することができる。
【0056】
(第4の実施形態)
次に、第4の実施形態について説明する。図9A乃至図9Eは、第4の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0057】
第4の実施形態では、先ず、第1の実施形態と同様にして、誘電体膜12の形成までの処理を行う(図2B(e))。次いで、図9A(a)に示すように、第1の実施形態と同様にして、レジストパターン102を誘電体膜12上に形成する。但し、開口部102aの直径は90μm程度とする。つまり、平面視で開口部102aの縁を下部電極11の内縁と整合させる。その後、第1の実施形態と同様にして、誘電体膜12のドライエッチングを行い、GaN系結晶層2の一部を露出する。このドライエッチングの結果、本実施形態では、誘電体膜12の下部電極11の内側に位置する部分が除去され、下部電極11の内側面が露出する。
【0058】
続いて、図9A(b)に示すように、SiC基板1の表面側の全面に、厚さが2μm程度のポリアミド膜51を形成する。ポリアミド膜51の形成では、例えば、ポリアミック酸樹脂をスピンコーティング法により塗布し、その後、250℃でベーキングを行う。このような方法で形成されたポリアミド膜51は平坦になりやすい。ポリアミドは、水酸化テトラメチルアンモニウム(TMAH)系現像液に溶解する。
【0059】
次いで、図9A(c)に示すように、ポリアミド膜51のエッチバックを行う。このエッチバックは、誘電体膜12の下部電極11上の部分が露出した時点で終了する。なお、このエッチバックは、例えば、TMAHを用いた溶解、又は酸素プラズマを用いたエッチングにより行う。
【0060】
その後、図9B(d)に示すように、SiC基板1の表面側の全面にポジ型レジスト剤52を塗布する。続いて、ポジ型レジスト剤52のうちで下部電極11の内縁に沿う幅が2μm程度〜10μm程度の円環状の領域を遮光しながら、ポジ型レジスト剤52の露光を行う。
【0061】
次いで、図9B(e)に示すように、TMAH系現像液を用いた現像を行い、ポジ型レジスト剤52の露光された部分を除去すると共に、ポリアミド膜51のうちでポジ型レジスト剤52の残存している部分(レジストパターン131)から露出している部分を除去する。このとき、ポリアミド膜51のうちでレジストパターン131に覆われている部分も若干除去される。ポリアミド膜51の下部電極11の内縁に沿って残存する部分の幅は、例えば1μm程度とする。この幅は、レジストパターン131の下部電極11の内縁から内側にせり出している部分の寸法により調節することができる。
【0062】
その後、図9B(f)に示すように、アセトンを用いてレジストパターン131を除去する。ポリアミド膜51はアセトンに溶解しない。
【0063】
続いて、図9C(g)に示すように、第1の実施形態と同様にして、シードメタル膜13を形成する。次いで、上部電極用の開口部132a、及びソース電極5s用のビアホールの形成時に用いられるエッチングストッパ用の開口部132bを備えたレジストパターン132をシードメタル膜13上に形成する。開口部132aの直径は150μm程度とする。また、レジストパターン132には、平面形状が円環状となっているポリアミド膜51の上方に位置する複数の島状部132cも設ける。
【0064】
その後、図9C(h)に示すように、レジストパターン132をマスクとして用いて、Niの電気めっきを行うことにより、開口部132a及び132b内に、厚さが2μm程度のNi膜14(上部電極14a及びエッチングストッパ14e)を形成する。このとき、上部電極14a内に島状部132cに伴う孔14cが形成される。
【0065】
続いて、図9C(i)に示すように、アセトンを用いてレジストパターン132を除去する。次いで、第1の実施形態と同様にして、シードメタル膜13のNi膜14から露出している部分を除去する。この結果、ポリアミド膜51が露出する。
【0066】
その後、図9D(j)に示すように、第1の実施形態と同様にして、シードメタル膜15を形成する。続いて、MIMキャパシタの配線用の開口部133a、ソース電極5sの配線用の開口部133s、ドレイン電極5dの配線用の開口部133d、ゲート電極5g用の開口部を備えたレジストパターン133をシードメタル膜15上に形成する。開口部133sはソース電極5s及びエッチングストッパ14eにわたって広がる。また、レジストパターン133には、孔14cと整合する複数の島状部133cも設ける。
【0067】
次いで、同じく図9D(j)に示すように、レジストパターン133をマスクとして用いて、Auの電気めっきを行うことにより、開口部133a、133s、及び133d内、並びにゲート電極5g用の開口部内に、厚さが2μm程度のAu膜16を形成する。開口部133a内のAu膜16は上部電極の配線16aとなり、開口部133s内のAu膜16はソース電極5sのソース配線16sとなり、開口部133d内のAu膜16はドレイン電極5dのドレイン配線16dとなり、ゲート電極5g用の開口部内のAu膜16はゲート電極5gのゲート配線16gとなる(図10参照)。このとき、配線16a内に島状部133cに伴う孔16cが形成される。
【0068】
その後、図9D(k)に示すように、アセトンを用いてレジストパターン133を除去する。続いて、シードメタル膜15のAu膜16から露出している部分を、例えばイオンミリング法により除去する。この結果、ポリアミド膜51が露出する。
【0069】
次いで、図9D(l)に示すように、孔16c及び14c内にTMAHを注入し、ポリアミド膜51を溶解する。つまり、孔16c及び14cをTMAHの注入口として用いる。
【0070】
その後、図9E(m)に示すように、第1の実施形態と同様にして、支持基板301の貼り付け、ビアホール1a及び1bの形成、ビア配線36の形成、支持基板301の取り外し等を行う。
【0071】
このようにして形成された半導体装置(パワーアンプMMIC)の上面図は、図10のようになる。図9A乃至図9Eには、図10中のI−I線に沿った断面が図示されている。
【0072】
第1の実施形態の方法で製造された半導体装置では、SiC基板1の表面に平行な方向において、誘電体膜12の一部が下部電極11と上部電極14aとの間に挟まれている。従って、MIMキャパシタの容量は、誘電体膜12のこの部分の幅の影響を受ける。しかし、この幅の制御の精度は、誘電体膜12の厚さの制御の精度と比較すると低い。このため、これらの半導体装置では、MIMキャパシタの容量が変動することがある。
【0073】
これに対し、第4の実施形態の方法で製造された半導体装置では、SiC基板1の表面に平行な方向において、下部電極11と上部電極14aとの間に空間53が存在する。従って、MIMキャパシタの容量は、誘電体膜12の幅の影響をほとんど受けない。このため、第4の実施形態によれば、容量の変動を抑制することができる。
【0074】
なお、第4の実施形態と同様の空間53の形成を第2、第3の実施形態に適用してもよい。また、図5、図6に示す第1の実施形態の変形例を第2〜第4の実施形態に適用してもよい。
【0075】
なお、ビア配線36の形成を、Cuめっきによるビアフィリングにより行ってもよい。また、誘電体膜12の材料として、シリコン酸化物(SiO2)、シリコン酸窒化物(SiON)、アルミニウム酸化物(Al2O3)、ハフニウム酸化物(Hf2O3)、タンタル酸化物(Ta2O3)等を用いてもよい。これらは、SiC基板1のエッチングに用いられるSF6ガス及びO2ガスの混合ガスによりエッチングされ得る。
【0076】
そして、これらの実施形態を用いれば、信頼度が高いミリ波帯システム等を構築することが可能となる。
【0077】
以下、本発明の諸態様を付記としてまとめて記載する。
【0078】
(付記1)
基板の表面上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に前記基板の表面に接する上部電極を形成する工程と、
前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0079】
(付記2)
前記基板は炭化シリコンを含有することを特徴とする付記1に記載の半導体装置の製造方法。
【0080】
(付記3)
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0081】
(付記4)
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層の一部を除去して前記炭化シリコン基部の表面を露出する工程を有し、
前記上部電極を前記炭化シリコン基部の表面に接するように形成することを特徴とする付記3に記載の半導体装置の製造方法。
【0082】
(付記5)
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層及び前記炭化シリコン基部に凹部を形成する工程を有し、
前記上部電極を、その一部が前記凹部を埋め込むように形成することを特徴とする付記3に記載の半導体装置の製造方法。
【0083】
(付記6)
平面視で、前記凹部を前記ビアホールの内側に位置させることを特徴とする付記5に記載の半導体装置の製造方法。
【0084】
(付記7)
前記誘電体膜の前記基板の表面に平行な方向において前記下部電極及び前記上部電極に挟み込まれる部分を除去する工程を有することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
【0085】
(付記8)
基板の表面上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成され前記基板の表面に接する上部電極と、
前記基板に形成され、前記上部電極の前記基板の表面に接する部分に達するビアホールと、
前記基板の裏面上に形成され、前記ビアホールを介して前記上部電極に接するビア配線と、
を有することを特徴とする半導体装置。
【0086】
(付記9)
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする付記8に記載の半導体装置。
【0087】
(付記10)
前記基板の表面に平行な方向において前記下部電極と前記上部電極との間に空間が存在することを特徴とする付記8又は9に記載の半導体装置。
【符号の説明】
【0088】
1:SiC基板
1a、1b:ビアホール
1c、1d:凹部
2:GaN系結晶層
11:下部電極
12:誘電体膜
14:Ni膜
14a:上部電極
14e:エッチングストッパ
36:ビア配線
【特許請求の範囲】
【請求項1】
基板の表面上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に前記基板の表面に接する上部電極を形成する工程と、
前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層の一部を除去して前記炭化シリコン基部の表面を露出する工程を有し、
前記上部電極を前記炭化シリコン基部の表面に接するように形成することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層及び前記炭化シリコン基部に凹部を形成する工程を有し、
前記上部電極を、その一部が前記凹部を埋め込むように形成することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項5】
前記誘電体膜の前記基板の表面に平行な方向において前記下部電極及び前記上部電極に挟み込まれる部分を除去する工程を有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
基板の表面上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成され前記基板の表面に接する上部電極と、
前記基板に形成され、前記上部電極の前記基板の表面に接する部分に達するビアホールと、
前記基板の裏面上に形成され、前記ビアホールを介して前記上部電極に接するビア配線と、
を有することを特徴とする半導体装置。
【請求項1】
基板の表面上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に前記基板の表面に接する上部電極を形成する工程と、
前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層の一部を除去して前記炭化シリコン基部の表面を露出する工程を有し、
前記上部電極を前記炭化シリコン基部の表面に接するように形成することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層及び前記炭化シリコン基部に凹部を形成する工程を有し、
前記上部電極を、その一部が前記凹部を埋め込むように形成することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項5】
前記誘電体膜の前記基板の表面に平行な方向において前記下部電極及び前記上部電極に挟み込まれる部分を除去する工程を有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
基板の表面上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成され前記基板の表面に接する上部電極と、
前記基板に形成され、前記上部電極の前記基板の表面に接する部分に達するビアホールと、
前記基板の裏面上に形成され、前記ビアホールを介して前記上部電極に接するビア配線と、
を有することを特徴とする半導体装置。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図10】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図10】
【公開番号】特開2011−192836(P2011−192836A)
【公開日】平成23年9月29日(2011.9.29)
【国際特許分類】
【出願番号】特願2010−58288(P2010−58288)
【出願日】平成22年3月15日(2010.3.15)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度、総務省、「無線アクセス用ミリ波帯無線伝送システムの実現のための基盤技術の研究開発」のうち、「高出力GaN系HEMTの超高周波化技術」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成23年9月29日(2011.9.29)
【国際特許分類】
【出願日】平成22年3月15日(2010.3.15)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度、総務省、「無線アクセス用ミリ波帯無線伝送システムの実現のための基盤技術の研究開発」のうち、「高出力GaN系HEMTの超高周波化技術」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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