【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】 生産性に優れる温度補償型の静電容量素子を提供する。
【解決手段】 静電容量素子１０は、基板２０と、基板２０の上に位置する第１コンデンサ３０と、基板２０の上に位置して第１コンデンサ３０と電気的に並列接続されている第２コンデンサ４０とを有し、第１コンデンサ３０は、第１下部電極３１と第１誘電体３２と第１上部電極３３とで構成され、第２コンデンサ４０は、基板２０側から順に第１下部電極３１と異なる材料からなる第１層４１ｘと、第１下部電極３１と同じ材料からなる第２層４１ｙとが積層されてなる第２下部電極４１と、第１誘電体３２と同じ組成の材料からなる第２誘電体４２と、第２上部電極４３とで構成され、温度が上昇する際の第１コンデンサ３０の静電容量の変化量と第２コンデンサ４０の静電容量の変化量とで変化の正負が異なっている。 （もっと読む）

【課題】キャパシタの電極として機能する配線の延伸方向への電流供給を容易とすること。
【解決手段】第１金属層１２と、前記第１金属層の膜厚方向に離間して設けられ、第１方向および前記第１方向に交差する第２方向に配列された複数の孔３６を備えた第２金属層１４と、前記第２金属層の膜厚方向で前記第１金属層とは反対側に離間して設けられ、前記第１方向および前記第２方向とは異なる方向に延伸し、第１配線と第２配線とが交互に設けられた複数の第１配線１６ａおよび複数の第２配線１６ｂと、前記複数の第１配線と前記複数の第２配線との間に設けられた誘電体膜２６と、前記複数の第１配線を、それぞれ前記複数の孔を通過し前記第１金属層に電気的に接続する複数の第１ビア配線３２と、前記複数の第２配線を、それぞれ前記第２金属層に電気的に接続する複数の第２ビア配線３４と、を具備するキャパシタ。 （もっと読む）

【課題】半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供する。
【解決手段】標準論理セル１０は、電源配線または接地配線となるメタル配線１２を共有するようにＹ方向に隣接して配置された第１および第２回路領域Ａ１，Ａ２を備えている。Ｘ方向において、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとは、少なくともいずれか一方が異なっている。すなわち、標準論理セル１０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２の外形形状が矩形であるにもかかわらず、非矩形となっている。 （もっと読む）

【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。 （もっと読む）

【課題】ＭＩＭキャパシタを備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い半導体装置を提供する。
【解決手段】半導体装置２は、半導体チップ１０と、半導体チップ１０の表面１０Ｔに形成された電子回路と、半導体チップ１０の少なくとも１つの側面１０Ｌ、１０Ｒに形成され、半導体チップ１０側から内部電極２１と絶縁膜２２と外部電極２３との積層構造を有するＭＩＭキャパシタ２０とを備えている。半導体装置２は、半導体チップ１０の表面１０Ｔ上から側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。 （もっと読む）

【課題】キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法を提供する。
【解決手段】ＥＥＰＲＯＭメモリセル５０は、シリコン基板１のメモリセル領域に設けられたＮ^-層２１ａと、トンネル絶縁膜１３ａと、浮遊ゲート電極１５ａと、電極間絶縁膜
１７ａと、制御ゲート電極１９ａと、を有する。また、キャパシタ６０は、シリコン基板１のキャパシタ領域に設けられた下部電極層２４ａと、第１の誘電体膜１３ｃと、共通電極１５ｃと、第２の誘電体膜１７ｃと、上部電極１９ｃと、を有する。下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されると共に、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されており、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続されている。 （もっと読む）

【課題】高周波回路のワンチップ化を実現し、上層回路と下層回路との間におけるアイソレーション特性を向上し、かつ量産性の高い無線通信デバイスを提供する。
【解決手段】ＲＦＩＣと、キャパシタ３２と、インダクタ２４とが積層配置され、キャパシタ３２の少なくとも一部がＲＦＩＣとインダクタ２４との間に位置するようにして前記ＲＦＩＣに対して積層して実装される受動素子チップ１２と、を備えることを特徴とする。このような特徴を有する無線通信デバイスでは、受動素子チップ１２は、キャパシタ３２の上部電極２６を構成する金属パターンとインダクタ２４を構成する金属パターンとを横並びに備え、キャパシタ３２の下部電極を構成する下層金属パターン１８をインダクタ２４を構成する金属パターンの下部にまで延設して構成すると良い。 （もっと読む）

【課題】同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置において、十分な機能を有する容量素子を提供する。
【解決手段】容量素子をアクティブ領域上、抵抗素子を素子分離領域上に同一の多結晶シリコンで形成した後、ＣＭＰやエッチバック等で、所望の抵抗体の膜厚になるまで、基板表面を平坦化させながら削る。この時、アクティブ領域と、素子分離領域との高さの違いによって、膜厚の薄い抵抗素子と、膜厚の厚い容量素子の上部電極が形成される。容量素子の上部電極が十分な膜厚を持つので、コンタクトの突き抜けや、高抵抗化に伴う電圧依存性の増加などの特性劣化が防止され、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ、十分な機能を有する容量素子を製造することができる。 （もっと読む）

【課題】基板を貫通するトレンチによって複数の部分領域に分割されてなる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅ，Ｃｅａ〜Ｃｅｄ，Ｃｅｋ，Ｃｅｌに分割され、前記複数の部分領域のうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、トレンチ３１ａに絶縁体３１ｂが埋め込まれてなる領域分割基板Ａ２０とする。 （もっと読む）

【課題】スティッキングによる可変容量素子の動作不良を防ぎ、また、特性ばらつきを抑える。
【解決手段】可変容量素子１は、固定板２と可動板３と誘電体膜８と電極４Ａ，４Ｂ，５Ａ，５Ｂ，６，７Ａ，７Ｂとを備える。電極５Ａ，５Ｂ，７Ａ，７Ｂは対向し、駆動電圧が印加される。誘電体膜８は、電極５Ａ，５Ｂ，７Ａ，７Ｂに対向する領域８Ｃが周囲よりも薄肉で、領域８Ｃを挟むように周囲から突出する２列のストッパ８Ａを備える。ストッパ８Ａの間隔は狭く、可動板３のヤング率は高く、可動板３の厚みは厚く、駆動電圧は低く、ストッパ高さは高いことが望ましい。 （もっと読む）

【課題】微細化した半導体集積回路において用いられるキャパシタを提供する。
【解決手段】誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．０電子ボルト以上、好ましくは５．５電子ボルト以上のｎ型半導体による電極を有するキャパシタである。電極の仕事関数が高いため、誘電体のポテンシャル障壁が高くなり、誘電体が１０ｎｍ以下と薄くても十分な絶縁性を保てる。特に、誘電体が、ｈｉｇｈ−ｋ材料である場合に顕著な効果が認められる。 （もっと読む）

【課題】 層間絶縁膜を挟んでゲート電極と容量電極が対向してできる容量の占有面積を小さくする。
【解決手段】 チャネル領域上の層間絶縁膜が周囲よりも膜厚が薄く、その部分で容量電極がゲート電極と対向して容量を形成している半導体装置。 （もっと読む）

【課題】抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１上のＬＯＣＯＳ酸化膜３上に形成された抵抗素子１０と、を備え、抵抗素子１０は、ＬＯＣＯＳ酸化膜３上に形成されたシールド用ポリシリコン膜１１と、シールド用ポリシリコン膜１１上に形成されたシリコン酸化膜１３と、シリコン酸化膜１３上に形成されたポリシリコン抵抗体１５と、ポリシリコン抵抗体１５の一方の端部に接合された第１の電極２１と、ポリシリコン抵抗体１５の他方の端部に接合された第２の電極２２と、シールド用ポリシリコン膜１１に接合された第３の電極２３と、を有し、第１の電極２１及び第２の電極２２うちの一方が、配線２５を介して第３の電極２３と電気的に接続されている。 （もっと読む）

【課題】スタック構造かつＭＩＭ構造の容量素子を備える構成において、容量素子を構成する各電極に配線をつなぐための複数のビアホールを形成する工程の簡略化を図ることができる半導体装置の製造方法および半導体装置を提供すること。
【解決手段】下部電極３の表面に第１容量膜４を形成し、第１容量膜４の表面の第１領域Ａに中間電極５を形成し、中間電極５の表面に第２容量膜６を形成する。第２容量膜６を挟んで中間電極５に対向し、第２領域Ｂで第１容量膜４を挟んで下部電極３に対向する上部電極７を形成して、第２領域Ｂにおける上部電極７に貫通孔３５を形成し、絶縁層８を形成する。貫通孔３５の位置で絶縁層８および第１容量膜４を貫通して下部電極３に達する第１のビアホール２３と、第１領域Ａにおいて上部電極７がない部分で絶縁層８および第２容量膜６を貫通して中間電極５に達する第２のビアホール２４とを同時に形成する。 （もっと読む）

【課題】一つのＴＥＧで複数方向の位置ずれを検出できるようにする。
【解決手段】この半導体装置は、ＴＥＧ３００を有している。ＴＥＧ３００は、プラグ及び配線のいずれか一方である第１要素と、プラグ及び配線の他方である第２要素を有している。第２要素は、互いに異なる方向から第１要素に面しており、第１要素から離間している。本実施形態において、第１要素はプラグ３２０であり、第２要素は配線３３０である。プラグ３２０は、コンタクトであってもよいし、ビアであってもよい。またプラグ３２０は、配線３３０の上に位置していてもよいし、下に位置していてもよい。 （もっと読む）

【課題】金属−絶縁体−金属コンデンサや、内部接続構造の金属間誘電体として使用して、その素子や構造の平均故障寿命を改善できる誘電体構造を提供すること。
【解決手段】酸化膜層、誘電体材料層及び誘電体材料層の上に第２酸化膜層を有する、炭化ケイ素用のコンデンサ及び内部接続構造が提供される。酸化膜層の厚みは、酸化膜層と誘電体材料層の約０．５から約３３パーセントであってよい。誘電体構造として酸窒化ケイ素層を有する炭化ケイ素用のコンデンサおよび内部接続構造もまた提供される。こうしたコンデンサ及び構造を作製する方法もまた提供される。 （もっと読む）

【課題】演算増幅器（回路）には発振防止等の特性改善のために位相補償用のコンデンサを備える。ＭＯＳ集積回路ではＭＯＳ容量を用いることが一般的であるが、特性が不安定、かつ大きな静電容量値がとれないという問題があった。もしくはこれを回避するためにコストアップをもたらす濃いイオン打ち込みの新たな製造工程を必要とした。
【解決手段】ＭＯＳトランジスタ、ダイオードでバイアス電圧を発生させ、コンデンサの両端にＭＯＳ容量がＭＯＳトランジスタとしてみた場合に常時オンしている状態に相当する電位を与えて、ＭＯＳ容量直下における空乏層の発生をおさえることにより、広い動作電圧範囲において、大きな容量値と安定した特性をコスト増加なしに実現する。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供すること。
【解決手段】トランジスタと、容量素子と、を有し、トランジスタは、第１の酸化物半導体層と、第１の酸化物半導体層と接するソース電極およびドレイン電極と、第１の酸化物半導体層と重なるゲート電極と、第１の酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、容量素子は、ソース電極またはドレイン電極と、ソース電極またはドレイン電極と接する第２の酸化物半導体層と、第２の酸化物半導体層と接する容量素子電極と、を有する半導体装置である。 （もっと読む）

【課題】実用上限温度をより向上させた炭化珪素半導体装置の製造方法を提供する。
【解決手段】ゲート窓６が形成された炭化珪素基板１の表面に、前駆酸化シリコン膜を成膜する工程と、前駆酸化シリコン膜を酸化窒素ガス雰囲気で熱処理して第１の酸化シリコン膜（Ｏ）とする工程と、窒化シリコン膜（Ｎ）を積層する工程と、窒化シリコン膜を酸化させて、表面から所定の深さまで第２の酸化シリコン膜（Ｏ）を形成して、ＯＮＯ絶縁膜を形成する工程と、ＯＮＯ絶縁膜の上にゲート電極を形成する工程とを備える。ゲート電極を形成する工程は、ＯＮＯ絶縁膜の上に多結晶シリコン膜を成膜する工程と、所望のマスクを用いて、多結晶シリコン膜、第２の酸化シリコン膜、窒化シリコン膜、を連続的にエッチングして、ゲート電極と第２の酸化シリコン膜と窒化シリコン膜の外縁を定義する工程と、ゲート電極の側面及び上部と窒化シリコン膜の外縁を酸化する工程を備える。 （もっと読む）