半導体装置およびその製造方法
【課題】同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置において、十分な機能を有する容量素子を提供する。
【解決手段】容量素子をアクティブ領域上、抵抗素子を素子分離領域上に同一の多結晶シリコンで形成した後、ＣＭＰやエッチバック等で、所望の抵抗体の膜厚になるまで、基板表面を平坦化させながら削る。この時、アクティブ領域と、素子分離領域との高さの違いによって、膜厚の薄い抵抗素子と、膜厚の厚い容量素子の上部電極が形成される。容量素子の上部電極が十分な膜厚を持つので、コンタクトの突き抜けや、高抵抗化に伴う電圧依存性の増加などの特性劣化が防止され、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ、十分な機能を有する容量素子を製造することができる。
【解決手段】容量素子をアクティブ領域上、抵抗素子を素子分離領域上に同一の多結晶シリコンで形成した後、ＣＭＰやエッチバック等で、所望の抵抗体の膜厚になるまで、基板表面を平坦化させながら削る。この時、アクティブ領域と、素子分離領域との高さの違いによって、膜厚の薄い抵抗素子と、膜厚の厚い容量素子の上部電極が形成される。容量素子の上部電極が十分な膜厚を持つので、コンタクトの突き抜けや、高抵抗化に伴う電圧依存性の増加などの特性劣化が防止され、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ、十分な機能を有する容量素子を製造することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上に、ＭＯＳＦＥＴ、及び、容量素子、及び、抵抗素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、アナログ回路には、容量素子、抵抗素子が多用されており、回路の大規模化、及び、高集積化に伴い、同一の半導体基板上にトランジスタ素子、及び、容量素子、抵抗素子を混載した半導体装置が主流となっている。
【０００３】
特に、アナログ回路では、多結晶シリコンからなる高抵抗の抵抗素子が多用される。このとき、抵抗素子を安定して高抵抗化する有用な方法として、抵抗素子の膜厚を薄くする方法がとられている。一方、各回路素子の製造方法については、構成の一体化、プロセスの共通化を目指して製造工程の簡略化が行われるため、トランジスタのゲート電極と容量素子の下部電極、容量素子の上部電極と抵抗素子はそれぞれ同じ多結晶シリコン膜で同時に形成されることが多い。
【０００４】
従って、抵抗素子の高抵抗化のために抵抗素子の膜厚を薄くすると、容量素子の上部電極の膜厚も、同時に薄くなる。
【０００５】
容量素子の上部電極の膜厚が薄くなると、以下のような不具合が生じる。
（ａ）容量素子の上部電極はコンタクトホールの深さが浅いため、オーバーエッチングされやすく、信頼性劣化や、コンタクトの突き抜けによって容量素子として働かなくなる。
（ｂ）膜厚が薄いと、抵抗が高くなり、寄生抵抗などの電圧依存性が大きくなり、電極としての機能低下の原因となる。
【０００６】
特許文献１では、コンタクトホールの長さが異なるコンタクトを有する半導体装置において、浅いコンタクトホールに対応する回路素子の表面がオーバーエッチングされることを防止する手段を開示している。上記特許文献１によれば、各回路素子上に窒化膜を形成し、上記窒化膜をストッパ膜とし、コンタクトホールを形成するためのエッチングの際にオーバーエッチングされるのを防止している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２８２７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記特許文献１記載の半導体装置の製造方法は、アナログ素子に必要な高抵抗素子と、容量素子を同じ多結晶シリコン膜で形成する場合、上記不具合（ａ）の解決策にはなるが、上記不具合（ｂ）の解決策にはならず、十分な機能を有する容量素子を製造することができない。
【０００９】
そこで、本発明の目的は、同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置において、十分な機能を有する容量素子を製造可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明では、上記目的を達成するために、次の手段を用いた。
【００１１】
抵抗素子の上部表面が容量素子の上部電極の上部表面よりも高い位置になるように、容量素子をアクティブ領域に、抵抗素子を素子分離領域に形成した後、半導体基板表面を、抵抗素子の抵抗体が所望の膜厚になるまで、表面を平坦化させながら削る。この時、アクティブ領域と素子分離領域の段差によって、膜厚の薄い抵抗素子と、膜厚の厚い容量素子が同時に形成される。
【００１２】
上記手段によって形成された膜厚の厚い容量素子の上部電極によって、コンタクトの突き抜けや、高抵抗化に伴う電圧依存性の増加などの特性劣化が防止され、十分な機能を有する容量素子が製造できる。
【発明の効果】
【００１３】
本発明によれば、同一半導体基板上にトランジスタ素子、抵抗素子、及び、容量素子を有する半導体装置において、アクティブ領域と、素子分離領域との段差を利用して、膜厚の薄い高抵抗の抵抗体と、膜厚の厚い容量素子の上部電極を同時に形成することによって、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ十分な機能を有する容量素子を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の素子構造を示す断面図である。
【図２】本発明の製造過程を模式的に示す工程断面図である。
【図３】図２に続く、本発明の製造過程を模式的に示す工程断面図である。
【図４】図３に続く、本発明の製造過程を模式的に示す工程断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について詳細に説明する。
【００１６】
図１は、本実施の形態で製造する、同一基板上にトランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置の構造を説明するための図である。
【００１７】
まず、図１を用いて本実施の形態で製造する半導体装置の構造を説明する。
【００１８】
図１に示すように、半導体基板１上に素子形成領域であるアクティブ領域と、表面がアクティブ領域よりも高さが高い表面を有するシリコン酸化膜からなる素子分離領域２が形成されている。アクティブ領域にはＭＯＳＦＥＴトランジスタが形成されている。トランジスタの形成領域３は、半導体基板１の一主面に沿って第１導電型のウェル領域４が形成されている。ウェル領域４内に、高濃度の第２導電型の不純物を拡散させることによって、ソース領域、及び、ドレイン領域５が形成されている。ソース領域及びドレイン領域５が形成された基板表面上にはゲート酸化膜６を介してゲート電極７が形成されて、本実施の形態に含まれるトランジスタ素子は構成されている。
【００１９】
容量素子は、アクティブ領域上に形成されている。容量素子を形成する下部電極８は、前記ＣＭＯＳトランジスタ素子のゲート電極７と同一層の導電膜によって構成されている。下部電極８の上には、容量絶縁膜９を介して上部電極１０が形成されている。容量絶縁膜９はシリコン酸化膜によって、また、上部電極１０は第１導電型の不純物が注入された多結晶シリコン膜によって構成されている。
【００２０】
抵抗素子１１は、素子分離領域２上に形成されている。抵抗素子１１は、容量素子の上部電極１０を構成する第１導電型の不純物を注入した第２の多結晶シリコン膜と同一の導電膜によって構成されている。ところが、それらの膜厚は異なり、膜厚差は素子分離領域２とアクティブ領域の表面段差により決められる。即ち、表面高さが高くなっている素子分離領域であるシリコン酸化膜の上に形成された抵抗素子１１と表面高さが高くなっていないアクティブ領域上に形成されている容量素子の上部電極１０とは、同じ第２の多結晶シリコン膜により形成されているが、それぞれの膜厚は異なり、その膜厚の差は素子分離領域表面とアクティブ領域表面との段差に応じて決まるのである。
【００２１】
さらに、トランジスタ素子、及び、容量素子、及び、抵抗素子の上には、例えば、酸化シリコン膜からなる層間絶縁膜１２が形成されている。層間絶縁膜には、トランジスタ素子のゲート電極８、及び、ソース、及び、ドレイン領域６表面、容量素子の下部電極８、及び、上部電極１０の表面、抵抗素子１１の表面のそれぞれに達するコンタクトホール１３が開孔されている。コンタクトホール１３を介して、配線層と各素子が接続されて、本実施の形態で製造する半導体装置は構成されている。
【００２２】
第１導電型をＰ型半導体とする場合、第２導電型はＮ型半導体となり、第１導電型をＮ型半導体とする場合は、第２導電型はＰ型半導体となる。
【００２３】
次に、上記のように構成された本実施の形態の半導体装置の製造方法を図２（ａ）〜図４（ｃ）を用いて説明する。
【００２４】
本実施の形態では、Ｐ型基板上にＮチャネル型ＭＯＳトランジスタ素子、及び、多結晶シリコン（Polysilicon）の間に絶縁膜（Insulator）を形成したＰＩＰ型容量素子、多結晶シリコンの抵抗素子で構成された半導体装置を例に説明する。
【００２５】
まず、図２（ａ）に示すように、Ｐ型半導体基板１４上に、既存の素子分離技術ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、素子形成領域であるアクティブ領域、及び、素子分離領域１５を形成する。ここで、素子分離領域１５表面はアクティブ領域の表面よりも高く位置している。
【００２６】
次に、図２（ｂ）に示すように、Ｐ型半導体基板１４上のアクティブ領域の一つであるトランジスタ領域１６に、500Å程度の犠牲酸化膜（図示していない）を介してドーズ量5×1012〜1×1013 atoms/cm2のＰ型不純物の導入、及び、熱処理によりＰウェル領域１７を形成する。
【００２７】
次に、図２（ｃ）に示すように、Ｐウェル領域１７の表面に、犠牲酸化膜の剥離後、400Å程度のゲート酸化膜１８を熱酸化によって形成する。
【００２８】
次に、図３（ａ）に示すように、2800Å程度の第一の多結晶シリコン膜（図示していない）を、基板表面全面にＣＶＤで堆積させ、ドーズ量1×1015〜1×1016 atoms/cm2のN型不純物のイオン注入、及び、熱処理をし、更に、エッチングすることによって、アクティブ領域内に第一の多結晶シリコン膜からなるゲート電極１９、及び、容量素子の下部電極２０を形成する。
【００２９】
次に、トランジスタ素子のソース、及び、ドレイン領域内に、ドーズ量3×1015〜5×1015 atoms/cm2のN型不純物のイオン注入、及び、熱処理によって、ソース領域、及び、ドレイン領域２１を形成する。ここで、多結晶シリコンへの不純物注入とソース領域、及び、ドレイン領域への不純物注入のドーズ量を同じにして同時に不純物注入しても良い。
【００３０】
次に、図３（ｂ）に示すように、容量素子領域２２に、250Å程度の酸化シリコンをＣＶＤで堆積させ、エッチングすることによって、容量絶縁膜２３を形成する。
【００３１】
次に、図３（ｃ）に示すように、容量素子領域２２、及び、抵抗素子領域２４に、2800Å程度の第二の多結晶シリコン膜を基板表面全面にＣＶＤで堆積させ、エッチングすることによって、容量素子上部電極２５、及び、抵抗素子２６となる多結晶シリコン膜を形成後、容量素子上部電極２５、及び、抵抗素子２６不純物をイオン注入する。このとき、前の工程のソース領域、及び、ドレイン領域への不純物注入と容量素子上部電極２５、及び、抵抗素子２６不純物への不純物注入のドーズ量を同じにして同時に行なっても良い。また、上記では、多結晶シリコンのエッチングを行なってから不純物注入するという方法を述べたが、多結晶シリコン全面に不純物注入してからエッチングで容量素子上部電極２５、及び、抵抗素子２６を象るという順番でも構わない。
【００３２】
次に、図４（ａ）に示すように、基板表面全面に、例えば、酸化シリコン膜からなる層間絶縁膜２７を形成する。
【００３３】
次に、図４（ｂ）に示すように、既存の平坦化技術であるＣＭＰ（Chemical Mechanical Polishing）法を使って、所望の抵抗素子の多結晶シリコン膜厚になるまで、基板表面全体を削ることによって、図４（ｃ）に示すように、アクティブ領域と素子分離領域の厚みの違いにより、膜厚の異なる、容量素子の上部電極２５、及び、抵抗素子２６となる多結晶シリコン膜を形成する。
本実施の形態では、ＣＭＰ法を用いて平坦化しながら表面を削り、膜厚の異なる容量素子の上部電極、及び、抵抗素子を形成したが、ＢＰＳＧやオゾンＴＥＯＳなどの平坦化膜を用いて層間絶縁膜を平坦化して基板全面をエッチバックすることによって、本実施の形態と同様の効果を得ることができる。
【００３４】
図４（ｂ）では容量素子の上部電極が削れた場合の図が示してあるが、素子分離領域２の高さを調整することによって、容量素子の上部電極２５表面が削られない場合もある。本実施の形態は、上記素子分離領域２の高さを調節することによって、容量素子の上部電極２５が削られない場合も含んでいる。
【００３５】
次に、容量素子の上部電極となる多結晶シリコン膜とトランジスタ領域の、Ｎ型の不純物を、また、抵抗素子となる多結晶シリコン膜にＰ型不純物を、それぞれイオン注入、及び、熱処理を行うことで、容量素子の上部電極２５、及び、抵抗素子２６を形成する。
【００３６】
次に、基板表面全体に層間絶縁膜を形成し、エッチングすることで、コンタクトホールを開孔する。（図示していない）。コンタクトホールを形成した後の、電極配線以降（金属配線や保護膜の形成過程）の工程は一般的な半導体装置の製造方法と同様であるので、詳細な説明は割愛する。
【００３７】
以上が、本実施の形態の製造方法である。
【００３８】
本実施の形態では、具体的な例を挙げて説明を行ったが、その要旨を逸脱しない範囲での各条件等は変更可能である。
【００３９】
以上に説明した、本実施の形態により次のような効果を得ることができる。
【００４０】
本発明によれば、アクティブ領域と、素子分離領域との段差を利用して、膜厚の薄い高抵抗の抵抗体と、膜厚の厚い容量素子の上部電極を同時に形成することによって、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ、十分な機能を有する容量素子を製造することができる。
【符号の説明】
【００４１】
１ 半導体基板
２ 素子分離領域
３ トランジスタ形成領域
４ ウェル領域
５ ソース領域、及び、ドレイン領域
６ ゲート酸化膜
７ ゲート電極
８ 容量素子下部電極
９ 容量絶縁膜
１０ 容量素子上部電極
１１ 抵抗素子
１２ 層間絶縁膜
１３ コンタクトホール
１４ Ｐ型半導体基板
１５ 素子分離領域
１６ トランジスタ領域
１７ Ｐウェル領域
１８ ゲート酸化膜
１９ ゲート電極
２０ 容量素子下部電極
２１ ソース、及び、ドレイン領域
２２ 容量素子領域
２３ 容量絶縁膜
２４ 抵抗素子領域
２５ 容量素子上部電極
２６ 抵抗素子
２７ 層間絶縁膜
【技術分野】
【０００１】
本発明は、同一基板上に、ＭＯＳＦＥＴ、及び、容量素子、及び、抵抗素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、アナログ回路には、容量素子、抵抗素子が多用されており、回路の大規模化、及び、高集積化に伴い、同一の半導体基板上にトランジスタ素子、及び、容量素子、抵抗素子を混載した半導体装置が主流となっている。
【０００３】
特に、アナログ回路では、多結晶シリコンからなる高抵抗の抵抗素子が多用される。このとき、抵抗素子を安定して高抵抗化する有用な方法として、抵抗素子の膜厚を薄くする方法がとられている。一方、各回路素子の製造方法については、構成の一体化、プロセスの共通化を目指して製造工程の簡略化が行われるため、トランジスタのゲート電極と容量素子の下部電極、容量素子の上部電極と抵抗素子はそれぞれ同じ多結晶シリコン膜で同時に形成されることが多い。
【０００４】
従って、抵抗素子の高抵抗化のために抵抗素子の膜厚を薄くすると、容量素子の上部電極の膜厚も、同時に薄くなる。
【０００５】
容量素子の上部電極の膜厚が薄くなると、以下のような不具合が生じる。
（ａ）容量素子の上部電極はコンタクトホールの深さが浅いため、オーバーエッチングされやすく、信頼性劣化や、コンタクトの突き抜けによって容量素子として働かなくなる。
（ｂ）膜厚が薄いと、抵抗が高くなり、寄生抵抗などの電圧依存性が大きくなり、電極としての機能低下の原因となる。
【０００６】
特許文献１では、コンタクトホールの長さが異なるコンタクトを有する半導体装置において、浅いコンタクトホールに対応する回路素子の表面がオーバーエッチングされることを防止する手段を開示している。上記特許文献１によれば、各回路素子上に窒化膜を形成し、上記窒化膜をストッパ膜とし、コンタクトホールを形成するためのエッチングの際にオーバーエッチングされるのを防止している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２８２７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記特許文献１記載の半導体装置の製造方法は、アナログ素子に必要な高抵抗素子と、容量素子を同じ多結晶シリコン膜で形成する場合、上記不具合（ａ）の解決策にはなるが、上記不具合（ｂ）の解決策にはならず、十分な機能を有する容量素子を製造することができない。
【０００９】
そこで、本発明の目的は、同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置において、十分な機能を有する容量素子を製造可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明では、上記目的を達成するために、次の手段を用いた。
【００１１】
抵抗素子の上部表面が容量素子の上部電極の上部表面よりも高い位置になるように、容量素子をアクティブ領域に、抵抗素子を素子分離領域に形成した後、半導体基板表面を、抵抗素子の抵抗体が所望の膜厚になるまで、表面を平坦化させながら削る。この時、アクティブ領域と素子分離領域の段差によって、膜厚の薄い抵抗素子と、膜厚の厚い容量素子が同時に形成される。
【００１２】
上記手段によって形成された膜厚の厚い容量素子の上部電極によって、コンタクトの突き抜けや、高抵抗化に伴う電圧依存性の増加などの特性劣化が防止され、十分な機能を有する容量素子が製造できる。
【発明の効果】
【００１３】
本発明によれば、同一半導体基板上にトランジスタ素子、抵抗素子、及び、容量素子を有する半導体装置において、アクティブ領域と、素子分離領域との段差を利用して、膜厚の薄い高抵抗の抵抗体と、膜厚の厚い容量素子の上部電極を同時に形成することによって、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ十分な機能を有する容量素子を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の素子構造を示す断面図である。
【図２】本発明の製造過程を模式的に示す工程断面図である。
【図３】図２に続く、本発明の製造過程を模式的に示す工程断面図である。
【図４】図３に続く、本発明の製造過程を模式的に示す工程断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について詳細に説明する。
【００１６】
図１は、本実施の形態で製造する、同一基板上にトランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置の構造を説明するための図である。
【００１７】
まず、図１を用いて本実施の形態で製造する半導体装置の構造を説明する。
【００１８】
図１に示すように、半導体基板１上に素子形成領域であるアクティブ領域と、表面がアクティブ領域よりも高さが高い表面を有するシリコン酸化膜からなる素子分離領域２が形成されている。アクティブ領域にはＭＯＳＦＥＴトランジスタが形成されている。トランジスタの形成領域３は、半導体基板１の一主面に沿って第１導電型のウェル領域４が形成されている。ウェル領域４内に、高濃度の第２導電型の不純物を拡散させることによって、ソース領域、及び、ドレイン領域５が形成されている。ソース領域及びドレイン領域５が形成された基板表面上にはゲート酸化膜６を介してゲート電極７が形成されて、本実施の形態に含まれるトランジスタ素子は構成されている。
【００１９】
容量素子は、アクティブ領域上に形成されている。容量素子を形成する下部電極８は、前記ＣＭＯＳトランジスタ素子のゲート電極７と同一層の導電膜によって構成されている。下部電極８の上には、容量絶縁膜９を介して上部電極１０が形成されている。容量絶縁膜９はシリコン酸化膜によって、また、上部電極１０は第１導電型の不純物が注入された多結晶シリコン膜によって構成されている。
【００２０】
抵抗素子１１は、素子分離領域２上に形成されている。抵抗素子１１は、容量素子の上部電極１０を構成する第１導電型の不純物を注入した第２の多結晶シリコン膜と同一の導電膜によって構成されている。ところが、それらの膜厚は異なり、膜厚差は素子分離領域２とアクティブ領域の表面段差により決められる。即ち、表面高さが高くなっている素子分離領域であるシリコン酸化膜の上に形成された抵抗素子１１と表面高さが高くなっていないアクティブ領域上に形成されている容量素子の上部電極１０とは、同じ第２の多結晶シリコン膜により形成されているが、それぞれの膜厚は異なり、その膜厚の差は素子分離領域表面とアクティブ領域表面との段差に応じて決まるのである。
【００２１】
さらに、トランジスタ素子、及び、容量素子、及び、抵抗素子の上には、例えば、酸化シリコン膜からなる層間絶縁膜１２が形成されている。層間絶縁膜には、トランジスタ素子のゲート電極８、及び、ソース、及び、ドレイン領域６表面、容量素子の下部電極８、及び、上部電極１０の表面、抵抗素子１１の表面のそれぞれに達するコンタクトホール１３が開孔されている。コンタクトホール１３を介して、配線層と各素子が接続されて、本実施の形態で製造する半導体装置は構成されている。
【００２２】
第１導電型をＰ型半導体とする場合、第２導電型はＮ型半導体となり、第１導電型をＮ型半導体とする場合は、第２導電型はＰ型半導体となる。
【００２３】
次に、上記のように構成された本実施の形態の半導体装置の製造方法を図２（ａ）〜図４（ｃ）を用いて説明する。
【００２４】
本実施の形態では、Ｐ型基板上にＮチャネル型ＭＯＳトランジスタ素子、及び、多結晶シリコン（Polysilicon）の間に絶縁膜（Insulator）を形成したＰＩＰ型容量素子、多結晶シリコンの抵抗素子で構成された半導体装置を例に説明する。
【００２５】
まず、図２（ａ）に示すように、Ｐ型半導体基板１４上に、既存の素子分離技術ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、素子形成領域であるアクティブ領域、及び、素子分離領域１５を形成する。ここで、素子分離領域１５表面はアクティブ領域の表面よりも高く位置している。
【００２６】
次に、図２（ｂ）に示すように、Ｐ型半導体基板１４上のアクティブ領域の一つであるトランジスタ領域１６に、500Å程度の犠牲酸化膜（図示していない）を介してドーズ量5×1012〜1×1013 atoms/cm2のＰ型不純物の導入、及び、熱処理によりＰウェル領域１７を形成する。
【００２７】
次に、図２（ｃ）に示すように、Ｐウェル領域１７の表面に、犠牲酸化膜の剥離後、400Å程度のゲート酸化膜１８を熱酸化によって形成する。
【００２８】
次に、図３（ａ）に示すように、2800Å程度の第一の多結晶シリコン膜（図示していない）を、基板表面全面にＣＶＤで堆積させ、ドーズ量1×1015〜1×1016 atoms/cm2のN型不純物のイオン注入、及び、熱処理をし、更に、エッチングすることによって、アクティブ領域内に第一の多結晶シリコン膜からなるゲート電極１９、及び、容量素子の下部電極２０を形成する。
【００２９】
次に、トランジスタ素子のソース、及び、ドレイン領域内に、ドーズ量3×1015〜5×1015 atoms/cm2のN型不純物のイオン注入、及び、熱処理によって、ソース領域、及び、ドレイン領域２１を形成する。ここで、多結晶シリコンへの不純物注入とソース領域、及び、ドレイン領域への不純物注入のドーズ量を同じにして同時に不純物注入しても良い。
【００３０】
次に、図３（ｂ）に示すように、容量素子領域２２に、250Å程度の酸化シリコンをＣＶＤで堆積させ、エッチングすることによって、容量絶縁膜２３を形成する。
【００３１】
次に、図３（ｃ）に示すように、容量素子領域２２、及び、抵抗素子領域２４に、2800Å程度の第二の多結晶シリコン膜を基板表面全面にＣＶＤで堆積させ、エッチングすることによって、容量素子上部電極２５、及び、抵抗素子２６となる多結晶シリコン膜を形成後、容量素子上部電極２５、及び、抵抗素子２６不純物をイオン注入する。このとき、前の工程のソース領域、及び、ドレイン領域への不純物注入と容量素子上部電極２５、及び、抵抗素子２６不純物への不純物注入のドーズ量を同じにして同時に行なっても良い。また、上記では、多結晶シリコンのエッチングを行なってから不純物注入するという方法を述べたが、多結晶シリコン全面に不純物注入してからエッチングで容量素子上部電極２５、及び、抵抗素子２６を象るという順番でも構わない。
【００３２】
次に、図４（ａ）に示すように、基板表面全面に、例えば、酸化シリコン膜からなる層間絶縁膜２７を形成する。
【００３３】
次に、図４（ｂ）に示すように、既存の平坦化技術であるＣＭＰ（Chemical Mechanical Polishing）法を使って、所望の抵抗素子の多結晶シリコン膜厚になるまで、基板表面全体を削ることによって、図４（ｃ）に示すように、アクティブ領域と素子分離領域の厚みの違いにより、膜厚の異なる、容量素子の上部電極２５、及び、抵抗素子２６となる多結晶シリコン膜を形成する。
本実施の形態では、ＣＭＰ法を用いて平坦化しながら表面を削り、膜厚の異なる容量素子の上部電極、及び、抵抗素子を形成したが、ＢＰＳＧやオゾンＴＥＯＳなどの平坦化膜を用いて層間絶縁膜を平坦化して基板全面をエッチバックすることによって、本実施の形態と同様の効果を得ることができる。
【００３４】
図４（ｂ）では容量素子の上部電極が削れた場合の図が示してあるが、素子分離領域２の高さを調整することによって、容量素子の上部電極２５表面が削られない場合もある。本実施の形態は、上記素子分離領域２の高さを調節することによって、容量素子の上部電極２５が削られない場合も含んでいる。
【００３５】
次に、容量素子の上部電極となる多結晶シリコン膜とトランジスタ領域の、Ｎ型の不純物を、また、抵抗素子となる多結晶シリコン膜にＰ型不純物を、それぞれイオン注入、及び、熱処理を行うことで、容量素子の上部電極２５、及び、抵抗素子２６を形成する。
【００３６】
次に、基板表面全体に層間絶縁膜を形成し、エッチングすることで、コンタクトホールを開孔する。（図示していない）。コンタクトホールを形成した後の、電極配線以降（金属配線や保護膜の形成過程）の工程は一般的な半導体装置の製造方法と同様であるので、詳細な説明は割愛する。
【００３７】
以上が、本実施の形態の製造方法である。
【００３８】
本実施の形態では、具体的な例を挙げて説明を行ったが、その要旨を逸脱しない範囲での各条件等は変更可能である。
【００３９】
以上に説明した、本実施の形態により次のような効果を得ることができる。
【００４０】
本発明によれば、アクティブ領域と、素子分離領域との段差を利用して、膜厚の薄い高抵抗の抵抗体と、膜厚の厚い容量素子の上部電極を同時に形成することによって、アナログ回路に必要な高抵抗素子とプロセスを共通化することが可能であり、かつ、十分な機能を有する容量素子を製造することができる。
【符号の説明】
【００４１】
１ 半導体基板
２ 素子分離領域
３ トランジスタ形成領域
４ ウェル領域
５ ソース領域、及び、ドレイン領域
６ ゲート酸化膜
７ ゲート電極
８ 容量素子下部電極
９ 容量絶縁膜
１０ 容量素子上部電極
１１ 抵抗素子
１２ 層間絶縁膜
１３ コンタクトホール
１４ Ｐ型半導体基板
１５ 素子分離領域
１６ トランジスタ領域
１７ Ｐウェル領域
１８ ゲート酸化膜
１９ ゲート電極
２０ 容量素子下部電極
２１ ソース、及び、ドレイン領域
２２ 容量素子領域
２３ 容量絶縁膜
２４ 抵抗素子領域
２５ 容量素子上部電極
２６ 抵抗素子
２７ 層間絶縁膜
【特許請求の範囲】
【請求項１】
同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置の製造方法において、
半導体基板上に、アクティブ領域と、前記アクティブ領域の表面の高さよりも高くなっている表面を有する素子分離領域を形成する工程（ａ）と、
前記アクティブ領域上の前記半導体基板の一主面に沿って形成された第一導電型のウェル領域上に、前記トランジスタ素子のゲート酸化膜を形成する工程（ｂ）と、
前記半導体基板上に、第一の多結晶シリコン膜を形成する工程（ｃ）と、
前記第一の多結晶シリコン膜を、パターニングすることによって前記アクティブ領域に前記トランジスタ素子のゲート電極と前記容量素子の下部電極を形成する工程（ｄ）と、
前記ゲート電極と、下部電極に第二導電型の不純物を導入する工程（ｅ）と、
前記ゲート電極をマスクとして前記第一導電型のウェル領域表面に第二導電型の不純物を導入して前記トランジスタ素子のソース、及び、ドレイン領域形成する工程（ｆ）と、
前記容量素子の下部電極上に、容量絶縁膜を形成する工程（ｇ）と、
前記半導体基板上に、第二の多結晶シリコン膜を形成する工程（ｈ）と、
前記第二の多結晶シリコン膜をパターニングすることによって、前記容量素子の上部電極と、前記抵抗素子の抵抗体を形成する工程（ｉ）と、
前記上部電極に第二導電型の不純物を導入する工程（ｊ）と、
前記抵抗体に第一導電型の不純物を導入する工程（ｋ）と、
前記半導体基板上に、第一の層間絶縁膜を形成する工程（ｌ）と、
少なくとも、前記第一の層間絶縁膜と前記抵抗素子を、前記抵抗素子が所望の膜厚になるまで削る工程（ｍ）と、
前記半導体基板上に、第二の層間絶縁膜を形成する工程（ｎ）と、
前記半導体基板上にコンタクトホールを形成する工程（ｏ）と、
からなることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ａ）の素子分離領域がＬＯＣＯＳ法を用いて形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｍ）が既存の平坦化技術であるＣＭＰ法を用いてなされることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第一の層間絶縁膜を平坦化膜とし、前記工程（ｍ）にてエッチバックを用いることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）および前記工程（ｆ）、または、前記工程（ｆ）および前記工程（ｊ）を同時に行うことを特徴とする、請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置であって、
半導体基板と、
前記半導体基板上に配置された第一および第二のアクティブ領域、および表面の高さが前記アクティブ領域の表面の高さより高くなっている素子分離領域と、
前記第一のアクティブ領域上の前記半導体基板の一主面に沿って形成された第一導電型のウェル領域と、
前記ウェル領域上に配置されたゲート酸化膜と、
第一の多結晶シリコン膜から形成された、前記ゲート酸化膜上に配置されたゲート電極および前記第二のアクティブ領域上に配置された容量素子のための下部電極と、
前記ゲート電極をはさんで前記ウェル領域表面に配置された第二導電型のソースおよびドレイン領域と、
前記下部電極上に配置された容量絶縁膜と、
第二の多結晶シリコン膜から形成された、前記容量絶縁膜上に配置された前記容量素子のための上部電極と、前記素子分離領域の上に配置された抵抗素子のための抵抗体と、
を有し、
前記抵抗体を構成する前記第二の多結晶シリコン膜の厚さは、前記上部電極を構成する前記第二の多結晶シリコン膜の厚さより薄くなっており、
前記抵抗体の上部表面は前記上部電極の上部表面よりも高い位置にあるか、もしくは、同じ高さにあることを特徴とする半導体装置。
【請求項１】
同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置の製造方法において、
半導体基板上に、アクティブ領域と、前記アクティブ領域の表面の高さよりも高くなっている表面を有する素子分離領域を形成する工程（ａ）と、
前記アクティブ領域上の前記半導体基板の一主面に沿って形成された第一導電型のウェル領域上に、前記トランジスタ素子のゲート酸化膜を形成する工程（ｂ）と、
前記半導体基板上に、第一の多結晶シリコン膜を形成する工程（ｃ）と、
前記第一の多結晶シリコン膜を、パターニングすることによって前記アクティブ領域に前記トランジスタ素子のゲート電極と前記容量素子の下部電極を形成する工程（ｄ）と、
前記ゲート電極と、下部電極に第二導電型の不純物を導入する工程（ｅ）と、
前記ゲート電極をマスクとして前記第一導電型のウェル領域表面に第二導電型の不純物を導入して前記トランジスタ素子のソース、及び、ドレイン領域形成する工程（ｆ）と、
前記容量素子の下部電極上に、容量絶縁膜を形成する工程（ｇ）と、
前記半導体基板上に、第二の多結晶シリコン膜を形成する工程（ｈ）と、
前記第二の多結晶シリコン膜をパターニングすることによって、前記容量素子の上部電極と、前記抵抗素子の抵抗体を形成する工程（ｉ）と、
前記上部電極に第二導電型の不純物を導入する工程（ｊ）と、
前記抵抗体に第一導電型の不純物を導入する工程（ｋ）と、
前記半導体基板上に、第一の層間絶縁膜を形成する工程（ｌ）と、
少なくとも、前記第一の層間絶縁膜と前記抵抗素子を、前記抵抗素子が所望の膜厚になるまで削る工程（ｍ）と、
前記半導体基板上に、第二の層間絶縁膜を形成する工程（ｎ）と、
前記半導体基板上にコンタクトホールを形成する工程（ｏ）と、
からなることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ａ）の素子分離領域がＬＯＣＯＳ法を用いて形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｍ）が既存の平坦化技術であるＣＭＰ法を用いてなされることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第一の層間絶縁膜を平坦化膜とし、前記工程（ｍ）にてエッチバックを用いることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）および前記工程（ｆ）、または、前記工程（ｆ）および前記工程（ｊ）を同時に行うことを特徴とする、請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
同一半導体基板上に、トランジスタ素子、及び、容量素子、及び、抵抗素子を有する半導体装置であって、
半導体基板と、
前記半導体基板上に配置された第一および第二のアクティブ領域、および表面の高さが前記アクティブ領域の表面の高さより高くなっている素子分離領域と、
前記第一のアクティブ領域上の前記半導体基板の一主面に沿って形成された第一導電型のウェル領域と、
前記ウェル領域上に配置されたゲート酸化膜と、
第一の多結晶シリコン膜から形成された、前記ゲート酸化膜上に配置されたゲート電極および前記第二のアクティブ領域上に配置された容量素子のための下部電極と、
前記ゲート電極をはさんで前記ウェル領域表面に配置された第二導電型のソースおよびドレイン領域と、
前記下部電極上に配置された容量絶縁膜と、
第二の多結晶シリコン膜から形成された、前記容量絶縁膜上に配置された前記容量素子のための上部電極と、前記素子分離領域の上に配置された抵抗素子のための抵抗体と、
を有し、
前記抵抗体を構成する前記第二の多結晶シリコン膜の厚さは、前記上部電極を構成する前記第二の多結晶シリコン膜の厚さより薄くなっており、
前記抵抗体の上部表面は前記上部電極の上部表面よりも高い位置にあるか、もしくは、同じ高さにあることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１８６４２６（Ｐ２０１２−１８６４２６Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−５０２４２（Ｐ２０１１−５０２４２）
【出願日】平成２３年３月８日（２０１１．３．８）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月８日（２０１１．３．８）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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