【課題】基板の平面方向の投影面積を減少させるように小型化しつつ、さらに、接続抵抗を小さくし、製造工程を少なくしたことで歩留まり向上及びコストの低減及び製造時間の短縮を実現した積層実装構造体を提供すること。
【解決手段】少なくとも一方の主面上に接合部が形成された複数の基盤１０１ａ、１０１ｂと、対向する基板１０１ａ、１０１ｂ上に形成された電極１０７ａ、１０７ｂとの間隙に配置されている弾性導電ボール１１０とを有し、中間基板１０３には貫通孔１２０が設けられ、接合部１０５ａ等によって基板同士が接合されることによって、弾性導電ボール１１０が貫通孔１２０において変形、埋没し、基板同士が電気的に接続される。 （もっと読む）

【課題】低コストの半導体装置の作製方法及び低コストで半導体装置を作製可能な製造装置を提供する。
【解決手段】列置された持着部１０４を有する治具１０３と、列置された持着部１０４の間隔を制御する制御手段１００と、複数の半導体集積回路１０２が設けられる支持手段１０１と、複数の素子１１２を有する基板１１１が設けられる支持手段１１４とを有し、列置された持着部１０４を有する治具１０１により半導体集積回路１０２を素子１１２に実装して半導体装置を作製する半導体装置の製造装置である。一回の工程において、複数の半導体集積回路１０２をピックアップし、複数の素子１１２に複数の半導体集積回路１０２を貼りあわせ、複数の半導体装置を作製することができる。このため、タクトタイムを短くし、量産性を向上させて、低コストの半導体装置の作製方法を提供することができる。 （もっと読む）

【課題】半導体素子の交換が容易に行えるフェイスダウン型半導体装置及びその製造方法を提供する。
【解決手段】基板電極２１が設けられた配線基板２と、基板電極２１上に搭載された半導体素子１と、半導体素子１と配線基板２との間を充填するアンダーフィル樹脂４と、配線基板２上にアンダーフィル樹脂４に埋め込まれて配置されたレベル表示パッド５と、を有するフェイスダウン型半導体装置６を製造する。レベル表示パッド５は、２層からなり、配線基板２の基板電極２１と同時に形成された金属層５ａの上にめっきによって形成された第１層である金属層５ｂと、第１層である金属層５ｂの上に形成され有機溶剤によって除去される材質からなる第２層５ｃからなる。 （もっと読む）

【課題】数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることによって歩留まりや信頼性の向上に寄与する。
【解決手段】モジュール基板（１０）には、高さ寸法がほぼ等しい半導体集積回路チップ、例えば同種の半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なように実装パッドをグループ化して配列する。そして、前記グループ化された実装パッド毎に異方導電性フィルム（６６Ａ，６６Ｂ）を貼り付け、貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とを導電接続する。これにより、グループ毎に複数個の半導体集積回路チップを一括して異方導電性フィルムに圧着加熱することができる。 （もっと読む）

【課題】テープ基板に半導体チップを両面実装する半導体装置の信頼性の向上を図る。
【解決手段】テープ基板５上に第１の半導体チップ２を搭載し、さらに第１の半導体チップ２より大きな第２の半導体チップ３を搭載し、その後、テープ基板５と第１の半導体チップ２の間にアンダーフィル材４を充填し、さらにテープ基板５と第２の半導体チップ３の間にアンダーフィル材４を充填する。これにより、小さいチップに先にアンダーフィル材４を充填するため、テープ基板５の反りが少ない状態で大きいチップにアンダーフィル材４を充填することができる。その結果、大小両方のチップに対してアンダーフィル材４を確実に充填することができ、ＣＯＦ１（半導体装置）の信頼性の向上を図ることができる。 （もっと読む）

【課題】 多種類のチップサイズに対応可能であり、接続時の熱の影響が少なく残余接着剤の除去処理が容易なマルチチップ実装法とそれに用いる硬化性フィルム状接着剤を提供する。
【解決手段】下記工程よりなるマルチチップ実装法
（１）基板の同一方向に接続すべき複数個のチップ群の中の最大サイズのテ−プ幅を有する硬化性フィルム状接着剤を複数列分、複数準備する工程、
（２）基板の同一方向に接続すべき複数個のチップ群の中の最大サイズのテ−プ幅を、離して複数列、前記フィルム状接着剤を基板のチップ群搭載列に活性温度以下で仮接続して形成する工程、
（３）接続すべきチップの電極と前記（２）の接着剤付き基板の電極を位置合わせする工程、
（４）電極の位置合わせを終了したチップの電極と基板の電極を、接続すべき電極間で、活性温度以上で加熱加圧し、同一基板に複数列、複数個のチップの電気的接続を得る工程。 （もっと読む）

【課題】本発明は、ベース上に複数のＩＣチップを実装するＩＣチップ実装方法に関し、生産性向上を図る。
【解決手段】ベースへの搭載面とは反対側の面がテープでマウントされダイシングによりそのテープを残してＩＣチップごとに分離されたウェハを用意して、そのウェハを、ベースへの搭載面がベースに対面する向きに、ベースに対向させ、ベースをウェハに沿う所定の一次元方向に送りながら、かつウェハをベースに沿って二次元的に移動させながら、ウェハ上のＩＣチップを順次にベース上に押し当ててベース上に仮固定させ、ベース上に仮固定された複数のＩＣチップを一括して加熱及び加圧することによりそれら複数のＩＣチップをベース上に固定させる。 （もっと読む）

【課題】本発明は、ベース上に複数のＩＣチップを実装するＩＣチップ実装方法に関し、生産性向上を図る。
【解決手段】ベース１３への搭載面とは反対側の面がテープ３０でマウントされダイシングによりテープ３０を残してＩＣチップ１１ごとに分離されたウェハ１０を用意し、ウェハ１０上のＩＣチップ１１を順次に第１のローラ５１に押し当てて吸着させ、第１のローラ５１上に吸着されたＩＣチップ１１を順次に第２のローラ５２に受け渡し、第２のローラ５２上のＩＣチップ１１を、走行するベース１３上に順次に搭載する。 （もっと読む）

【課題】 初期検討段階においても、ＢＧＡ／ＣＳＰをプリント配線基板へ実装した場合のはんだ接合部の熱ひずみを短時間で予測して、迅速な仕様決定に対応できるようにする。
【解決手段】 第１の基板の一方の面に一つ以上の半導体素子が搭載されるとともに、第１の基板の他方の面にはんだバンプが設けられた半導体装置において、前記はんだバンプを用いて第２の基板に接続した前記半導体装置の実装構造物を対象に接続信頼性を予測するための方法である。半導体装置の実装構造の寸法１０３と物性値１０２とに基づいてはんだ接合部のダメージを見積もるはんだダメージ計算式１０５を用いて、はんだ接合部の疲労寿命を予測する。 （もっと読む）

【課題】 サイズの異なるチップを基板の電極面に配置し、一度に実装することができる効率のよいＭＣＭ(マルチチップモジュール)の製造が可能なマルチチップ実装法を提供する。
【解決手段】 次の工程よりなるマルチチップ実装法、（１）硬化性材料からなるフィルム状接着剤層を用い、チップの電極形成面の大きさと略同一面積のフィルム状接着剤層を、前記チップの電極面に形成してなる複数の接着剤付チップを得る工程、（２）接続すべき複数の接着剤付チップの電極と基板の電極を対向させて、それぞれ位置合わせする工程、（３）電極の位置合わせを終了した複数のチップの電極と基板の電極を、接続すべき電極間で同時に加熱圧着し、同一基板に複数のチップの電気的接続を得る工程。 （もっと読む）

【課題】 熱圧着の温度や加圧力のばらつきをなくして、高精度に圧着でき、かつディスプレイサイズやそれに搭載される半導体装置のサイズや位置等が異なる場合にも、自動的に調整できる熱圧着装置を提供する。
【解決手段】 ディスプレイパネル１にドライバ回路２が複数仮圧着された状態で、熱圧着するために、熱圧着ブロック２３の圧着ヘッド２３ｂと受け台２４とを備えた熱圧着ユニット２０はドライバ回路２毎に分割されており、ユニット位置調整手段３０を構成し、熱圧着ユニット２０を固定する摩擦板３１をエアシリンダ３３に設けたプッシャ３８により押し上げて、支持テーブル１０から離間させて、ガイドレール１１に沿って移動させることによって、個々の熱圧着ユニットの位置調整を行う。 （もっと読む）

【課題】本発明は、可撓性の基材上に電子部品を実装する電子部品実装装置に関し、可撓性基材上の複数パターンのそれぞれに電子部品を同時多数実装させることで効率向上を図り、しわ発生を防止して歩留りの向上を図ることを目的とする。
【解決手段】実装ステージ１３が可撓性の基材シート１５に形成された複数のアンテナ２３上に搭載されるそれぞれのＩＣチップ１６の位置に対応させた複数の突部２２を備え、当該ＩＣチップ１６が搭載された基材シート１５が搬送されてきたときに、当該突部２２に形成される所定数の通気孔２２Ａより当該基材シート１５を部分的に吸引して固定し、実装アタッチメント群１２が当該突部２２上で吸引固定されている基材シート１５上のアンテナ２３およびＩＣチップ１６に対して加熱、押圧することで当該ＩＣチップ１６を当該アンテナ２３上に電気的接続させる構成とする。
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【課題】フリップチップ実装法を利用して、光変調器素子の最適の密封実装、容易な電気信号伝達および光学特性維持のための光変調器モジュールパッケージを提供する。
【解決手段】外部から入射する入射光を変調するマイクロミラー、前記マイクロミラーの少なくとも一方の側から離間され、外部から入力される電気信号を前記マイクロミラーに伝達する上部金属パッド、および前記マイクロミラーを取り囲むように前記マイクロミラーと前記上部金属パッド間に形成される上部密封パッドを下面に含む光変調器素子と、前記光変調器素子の上部金属パッドに対応する位置に形成される下部金属パッド、および前記光変調器素子の上部密封パッドに対応する位置に形成される下部密封パッドを上面に含む光透過性カバーとを含む。 （もっと読む）

超音波トランスデューサ（40、70、100）は、個々のダイが結合された集積回路（42、72、102）と、この個々のダイが結合された集積回路にフリップチップバンプのアレイ（46、76、106）を介して結合された音響素子アレイ（44、74、104）とを有する。個々のダイが結合された集積回路は、第１の集積回路ダイ（48、78、108）と、前記第１の集積回路ダイに整列された少なくとも１つの更なる集積回路ダイ（50、80、（110、112））とを含んでいる。また、第１の集積回路ダイと、少なくとも１つの更なる集積回路ダイと、音響素子アレイとは一緒になって大口径のトランスデューサアレイを形成している。
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【解決手段】複数の電子デバイスを製造する方法が提供される。デバイスウエハ上に形成された複数の集積回路上の複数の第１の導電性端子のそれぞれが、キャリアウエハ上の複数の第２の導電性端子のそれぞれと連結して、コンビネーションウエハアセンブリを形成する。コンビネーションウエハアセンブリは、分離した電子アセンブリを形成する複数の集積回路の間において、複数の集積回路の間でシンギュレートされる。電子アセンブリはそれぞれ、デバイスウエハの分離した部分からの個別のダイ、およびキャリアウエハの分離した部分からのキャリアウエハを有する。複数の電子アセンブリを製造するプロセスは、ウエハレベルで、すなわち、シンギュレーションの前に、複数のダイがキャリアウエハに連結され、単純化され、コストが低減される。また、コンビネーションウエハアセンブリは、アンダーフィル材料の導入、ウエハレベルでの硬化、および分離した支持ウエハを必要とせずにウエハレベルでのデバイスウエハの薄層化を可能とする。デバイスウエハとキャリアウエハとの間の位置合わせは、デバイスウエハとキャリアウエハのそれぞれの中の第１の導電体と第２の導電体を通る電流を伝導することにより試験される。
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【課題】半導体装置の高速伝送、多層化対応を図り、半導体チップ設計の制約を減らす。
【解決手段】半導体装置は、少なくとも２つの積層された半導体チップ１，２と、半導体チップ１，２同士を電気的に接続する接続構造とを有している。接続構造は、第１の半導体チップ１に設けられた第１の電極１１と、第２の半導体チップ２に設けられた第２の電極２１と、第１、第２の半導体チップ１，２の間に挟まれた接合ボード５とを有している。接合ボード５は、第１の電極１１と対向する第１の接続電極５２と、第２の電極２と対向する第２の接続電極５３と、接合ボード５を貫通するスルーホール５４と、スルーホール５４と第１、第２の接続電極５２、５３とを電気的に接続する配線５５，５６とを備えている。 （もっと読む）