半導体モジュール
【課題】数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることによって歩留まりや信頼性の向上に寄与する。
【解決手段】モジュール基板(10)には、高さ寸法がほぼ等しい半導体集積回路チップ、例えば同種の半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なように実装パッドをグループ化して配列する。そして、前記グループ化された実装パッド毎に異方導電性フィルム(66A,66B)を貼り付け、貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とを導電接続する。これにより、グループ毎に複数個の半導体集積回路チップを一括して異方導電性フィルムに圧着加熱することができる。
【解決手段】モジュール基板(10)には、高さ寸法がほぼ等しい半導体集積回路チップ、例えば同種の半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なように実装パッドをグループ化して配列する。そして、前記グループ化された実装パッド毎に異方導電性フィルム(66A,66B)を貼り付け、貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とを導電接続する。これにより、グループ毎に複数個の半導体集積回路チップを一括して異方導電性フィルムに圧着加熱することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数個の半導体集積回路チップを搭載した半導体モジュールに関し、例えば多層配線基板にデータプロセッサチップとメモリチップとを搭載したマルチチップモジュールに適用して有効な技術に関する。
【背景技術】
【0002】
画像処理などを行う電子回路はマイクロプロセッサ若しくはマイクロコンピュータなどと称されるデータプロセッサと共に、それらによってアクセスされるシンクロナスDRAM(以下SDRAM)等に代表される高速動作メモリから構成される場合が多い。昨今のSDRAMは“PC100”、“PC133”等の規格に代表される100MHz動作や、133MHz動作など、ますます高速動作をすることが要求される。電子回路がその種の高速動作メモリを含むことなどによって、高速動作をせざるを得なくなってくると、それに応じて高周波ノイズ対策も重要となってくる。SDRAMやデータプロセッサを搭載するプリント基板(Printed Circuit Board、以下PCB)は、応々にして無視し得ない高周波ノイズ源となることがある。そこで、プリント基板に対して、例えば、電源ラインの高周波インピーダンスを低下させたり、シールドフレームで取り囲んだり、電源ラインに工夫をして等価静電容量を大きくしたり、更には多層配線構造を採用したりすることが検討される。
【0003】
しかしながら、所望する性能のプリント基板を形成することには困難が伴い、また、プリント基板全体を多層配線構造にするとプリント基板の製造コストが極端に大きくなってしまう。
【0004】
加えて、本発明者等は、高速動作する回路部分の高周波ノイズ対策、そして多層配線基板にマイクロプロセッサなどの複数種類のLSIを実装する技術については、更に検討の余地のあることを明らかにした。
【0005】
第1に、メモリの高速動作中の高周波ノイズによってメモリデータが破壊されてしまうことを充分に防止することである。1つの考慮された技術は、マイクロプロセッサ、I/Oポート、ランダムアクセスメモリ等の高速動作回路を多層配線基板に設け、その多層配線基板をマザーボードのようなプリント基板に実装する技術である。この技術では多層配線基板によって高速動作回路のある程度の良好な動作が期待可能となる。しかしながら、その構成によっても、メモリやマイクロプロセッサが接続するバスを介して高周波によるノイズが流入すると、アクセス動作中のメモリのリードデータ又はライトデータがバス上で不所望に変化してしまう。
【0006】
第2に、デバイスの搭載レイアウト、外部接続電極の機能割り当てに対する考慮にある。すなわち、メモリやマイクロプロセッサが接続するモジュール内バス等を介して流入する外来ノイズによると、アクセス動作中のメモリのリードデータ又はライトデータに対する影響は小さいことが望まれる。そのためには、数種類のデバイスに対するモジュール基板への搭載レイアウトが考慮され、また、モジュール基板の外部接続電極の機能割り当てが考慮されることが望ましい。
【0007】
第3に、前記数種類のデバイスに対するモジュール基板への搭載レイアウトを決定するとき、半導体モジュールの歩留まりや信頼性が低下しないように、多層配線基板にデバイスを搭載して組み立てる工程数を少なくすることが必要である。
【0008】
本発明者等は本発明を完成した後に、以下のような公知例のあることを知った。
【0009】
1つは、特開平1−220498号公報であり、同公報には、マイクロプロセッサとアイオー(I/O)ポートとの間を接続するバスラインからは高周波ノイズが放射され易く、少なくともこの部分を多層基板上に配置することによって大きなコスト上昇を防止しつつ、十分なノイズ低減効果を得られるようにした発明が開示されている。そして、ランダムアクセスメモリも共にその多層基板に搭載すれば最も高周波ノイズを発生し易い部分が大部分多層基板上に搭載されることになる、と述べられている。
【0010】
他の1つは、特開平5−335364号公報であり、同公報には、マイクロプロセッサLSIをベア実装する領域の周囲にメモリLSIを搭載する領域を設けた多層配線基板に関する発明が記載されている。
【0011】
しかしながらそれらの公知例には、前述したような更に検討の余地のある点について何も言及されていない。
【0012】
【特許文献1】特開平1−220498号公報
【特許文献2】特開平5−335364号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の目的は、メモリアクセス動作中の高周波ノイズによってメモリデータが破壊されてしまうことを防止することができる半導体モジュール、そして当該半導体モジュールをマザーボードに実装した電子回路を提供することにある。
【0014】
本発明の別の目的は、データプロセッサチップ及びメモリチップ等の高速動作回路を多層配線基板に設け、その多層配線基板をマザーボードのようなプリント基板に実装しても、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難い半導体モジュール、更には電子回路を提供することにある。
【0015】
本発明の更に別の目的は、アクセス動作中のメモリのリードデータ又はライトデータがモジュール内バス上で不所望に変化し難い半導体モジュールを提供することにある。
【0016】
本発明の他の目的は、数種類の半導体集積回路チップに対するモジュール基板への搭載レイアウトの点で外来ノイズによる影響を緩和できる半導体モジュールを提供することにある。
【0017】
本発明の他の目的は、数種類の半導体集積回路チップが搭載されるモジュール基板の外部接続電極の機能割り当ての点で外来ノイズによる影響を緩和できる半導体モジュールを提供することにある。
【0018】
本発明のその他の目的は、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることによって歩留まりや信頼性の向上に寄与することができる半導体モジュールを提供することにある。
【0019】
本発明の更に他の目的は、高周波ノイズを抑えて高速動作が可能であって、高い耐外来雑音性能を有し、高い信頼性を備え、それらを比較的低いコストで実現可能なマルチチップモジュールのような半導体モジュールを提供することにある。
【0020】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0021】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0022】
《耐ノイズ性能強化用バッファ》
本発明の第1の観点による半導体モジュールは、複数個の外部接続電極と前記複数個の外部接続電極に接続可能な複数層の配線層とを有するモジュール基板に、データプロセッサチップと、メモリチップと、スイッチ回路とみなすことができるバッファ回路とが設けられる。前記データプロセッサチップとメモリチップは前記配線層によって形成されるモジュール内バスに共通接続される。前記バッファ回路は、前記モジュール内バスに挿入され、前記データプロセッサチップによるメモリチップのアクセスに際して前記モジュール内バスに接続する外部接続電極からの入力を遮断する。
【0023】
上記によれば、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を防止することができる。
【0024】
前記バッファ回路は、例えば、前記外部接続電極に向けてアドレス信号を出力するアドレス出力バッファ、前記外部接続電極に向けてアクセス制御信号を出力する制御信号出力バッファ、及び前記メモリチップの動作選択に呼応して高インピーダンス状態にされるデータ入出力バッファである。アドレス出力バッファ及び制御信号出力バッファは常時信号入力を抑止しているから、それを介するノイズの流入はない。データ入出力バッファにおける常識的なデータの方向制御はデータプロセッサのリード動作で入力、ライト動作で出力であるが、本発明では前記メモリチップの動作選択に応答して高インピーダンス状態に制御するから、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難く、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を抑止可能になる。
【0025】
また、前記バッファ回路は、アドレス入出力バッファ、制御信号入出力バッファ、及びデータ入出力バッファであってもよく、その場合には、それら入出力バッファは前記メモリチップの動作選択に呼応して高インピーダンス状態にされる。メモリチップの動作選択に応答して高インピーダンス状態に制御するから、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難く、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を抑止可能になる。
【0026】
前記モジュール基板は、高周波ノイズの抑制という観点からすれば、電源配線パターンやグランド配線パターンを全面一様に導体層としたベタパターンとする構造等によって信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができる多層配線構造にすることが得策である。このとき、その多層配線構造として、複数の配線層を有するベース層と、前記ベース層の表裏に夫々同じ層数の配線層が積み重ねられたビルドアップ層とによる構造を採用すれば、モジュール基板の反りを良好に防止できる。
【0027】
前記多層配線基板により耐高周波ノイズ特性が強化されていても、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入しようとするが、バッファ回路はそのような外来ノイズの流入を抑制し、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を防止する。
【0028】
《耐ノイズ性能強化レイアウト》
本発明の第2の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されていて複数個の半導体集積回路チップを実装する実装パッドが配置されている。前記実装パッドは、相対的に高速動作可能な複数個の半導体集積回路チップの実装パッドの領域と、相対的に動作速度の遅い複数個の半導体集積回路チップの実装パッドの領域とが分離されている。
【0029】
モジュール基板上で高速動作領域と低速動作慮域とを分離すれば、モジュール基板の裏面に配置される外部接続電極の機能を、高速動作領域の回路特性と低速動作領域の回路特性との相違に応じて決定することが可能になる。
【0030】
例えば、アドレスやデータに割当てられる外部接続電極を、前記相対的に動作速度の遅い複数個の半導体集積回路チップが搭載される領域の裏面に配置する。マルチチップモジュールの動作上アドレスやデータの入出力動作は高速に且つ頻繁に行われるから、そのような信号変化の頻繁な部分で発生するノイズの影響を高速動作領域の回路が受けることを緩和することができる。
【0031】
また、前記相対的に動作速度の速い複数個の半導体集積回路チップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極を相対的に多く配置することができる。電源供給用の外部接続端子が相対的に多ければ、信号入出力用に割当てられる外部接続電極が相対的に少なくなるから、外来ノイズの影響を高速動作領域の回路が受けることを緩和することができる。
【0032】
外来ノイズ流入緩和レイアウトの別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面に前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されたデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。前記モジュール基板のほぼ中央にデータプロセッサチップが配置され、前記データプロセッサチップを挟んで、一方に複数個のメモリチップが、他方に複数個のバッファ回路が並列配置されている。これによれば、データプロセッサチップ及びメモリチップは比較的高速に若しくは頻繁に動作され、これに比べて前記バッファ回路は比較的低速で動作され若しくは動作頻度が比較的低い。このレイアウトによれば、上記同様、高速動作領域と低速動作領域とが分離される。
【0033】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介してデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。アドレスやデータの入出力に対応される外部接続電極は前記バッファ回路が搭載される領域の裏面に配置されている。これにより、アドレスやデータの入出力のような信号変化の頻繁な外部接続電極部分を、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけることができる。
【0034】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介してデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。前記メモリチップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極が相対的に多く配置されている。これにより、上記同様に、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分を、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけることができる。
【0035】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介して複数種類の半導体集積回路チップが設けられている。前記電源電圧及びグランド電圧の供給に割当てられる動作電源用の外部接続電極の配置にはモジュール基板上で粗密があり、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極が密に配置されている。半導体集積回路チップにおける内部回路の充放電動作は、一般的には高速且つ頻繁に行われる程、電力消費も多くなるという相関がある。したがて、この観点に着目すれば、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極を密に配置すれば、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分は相対的に低速動作部分よりも高速動作部分から遠ざけられることになる。
【0036】
《組み立て工程数低減》
組み立て工数低減の観点による半導体モジュールは、一方の面に複数個の外部接続電極が配列されたモジュール基板の他方の面に実装パターンが形成され、前記実装パターンは、高さ寸法がほぼ等しい半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なグループ化されたパターンを有する。前記グループ化されたパターン毎に貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とが導電接続されている。高さ寸法がほぼ等しい半導体集積回路チップのグループ毎に異方導電性フィルムを貼り付け可能な実装パターンを採用するから、そのグループ毎に1枚の異方導電性フィルムを貼り付けて、また、そのグループ毎に複数個の半導体集積回路チップを一括して異方導電性フィルムに圧着加熱することができ、この点において、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることができる。これにより、半導体モジュールの歩留まりや信頼性の向上に寄与することができる。また、マルチチップモジュールのコストも低減する。
【0037】
《アドレス遅延低減配線》
メモリチップへのアドレス入力タイミングを揃える観点に着目した半導体モジュールは、配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されたデータプロセッサチップと複数個のメモリチップが実装されている。前記メモリチップは夫々一列に配置された電極パッドを有し、電極パッドの配列方向と交差する方向に複数個のメモリチップが配列され、夫々のメモリチップにアドレスを供給する配線層はメモリチップの配列方向に延在して順次アドレス入力用の電極パッドに結合されている。
【0038】
《マザーボードとドータボード》
マザーボードとその上に装着されるドータボードとの関係に着目する本発明の電子回路は、第1の半導体装置と前記第1の半導体装置よりも高速動作可能な第2の半導体装置とが配線基板のバスに共通接続状態で実装されて構成される。前記配線基板に対する前記第2の半導体装置の関係がマザーボードに対するドータボードの関係に対応される。 前記第2の半導体装置は、外部接続電極を介して前記バスに共通接続されるデータプロセッサチップ及びメモリチップを多層配線基板に有し、前記データプロセッサチップ及びメモリチップから前記外部接続電極に至る配線経路にバッファ回路を有する。前記バッファ回路は、前記データプロセッサチップによるメモリチップのアクセスに際して前記バスからの入力を遮断する。
【0039】
前記バッファ回路として、前記配線経路に夫々挿入されたアドレス出力バッファ、制御信号出力バッファ、及びデータ入出力バッファを採用してよい。前記データ入出力バッファに対しては前記データプロセッサチップによるメモリチップのアクセス指示に応答して高インピーダンス状態に制御してよい。前記バッファ回路は、前記メモリチップの動作選択に呼応して夫々高インピーダンス状態にされるアドレス入出力バッファ、制御信号入出力バッファ、及びデータ入出力バッファであってもよい。
【0040】
アドレス出力及びデータ入出力に対応される外部接続電極は前記バッファ回路が搭載される領域の裏面に配置してよい。
【0041】
前記メモリチップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極を相対的に多く配置してよい。
【0042】
上記によれば、マルチチップモジュールのような第2の半導体装置は高周波ノイズを緩和して高速動作が可能であって、高い耐外来ノイズ性能を有し、電子回路全体として高い信頼性を備え、それらを比較的低いコストで実現することができる。
【発明の効果】
【0043】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【0044】
すなわち、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることによって歩留まりや信頼性の向上に寄与することができる半導体モジュールを提供することができる。
【発明を実施するための最良の形態】
【0045】
《マザーボードとマルチチップモジュール》
図1にはマルチチップモジュールを用いた本発明に係る電子回路の一例が示される。同図に示される電子回路1は、特に制限されないが、デジタルコピー装置やカーナビゲーション装置等のように、画像処理のような高速なデータ処理を必要とする回路部分と、通信機能やシステムの監視機能を実現するためのさほど高速動作を要しない回路部分とが混在して実装されている回路である。
【0046】
図1に示される電子回路1は、配線基板2の図示を省略する配線パターンに、半導体モジュールとしてのマルチチップモジュール3、ASIC(Application Specified IC:特定用途向けIC)4,5、及び水晶発振子(OSC)6が実装されている。入出力コネクタ7は前記配線基板2の図示を省略する所定の配線パターンに接続され、電子回路1をその他の装置に結合可能にする。尚、コネクタ7は、図示の形態に限定されるものではなく、種々変更可能である。前記配線基板2は、例えばガラスエポキシ樹脂の表裏に2層程度の配線パターンが印刷されたローコストのプリント基板である。
【0047】
図22にはプリント基板としての前記配線基板2の一部が縦断面で例示される。ガラスエポキシ樹脂基板80の表面に銅配線81A,81B,81Cが形成され、裏面に銅配線82A,82Bが形成され、マルチチップモジュール3やASIC4,5などを実装するための接続部に利用される部分を除いて銅配線はソルダーレジスト層84で覆われて保護されている。図の例では、銅配線81Aがスルーホール83Aを介して銅配線82Aに接続され、銅配線81Cがスルーホール83Bを介して銅配線82Cに接続されて、表裏2層の配線層を用いた配線の様子が概略的に示されているが、これは配線構造の概略を示す一例であり、実際には所望の配線に応じて種々の配線パターンが形成されることになる。
【0048】
特に図示はしないが、電子回路1には一般的な高周波ノイズ対策として、バイパスコンデンサで電源ラインの高周波インピーダンスを高めたり、シールドフレームで取り囲んだりしてよいことは言うまでもない。
【0049】
前記マルチチップモジュール3は、底面に多数の外部接続電極が配列された多層配線基板10に夫々ベア(裸)チップとしてのデータプロセッサチップ11、メモリチップ12a〜12d、バッファチップ13a〜13e及び論理ゲートチップ14が実装され、比較的高速に動作される第2の半導体装置の一例とされる。第1実装基板とされるマザーボードとその上に装着される第2実装基板としてのドータボードとの関係に着目すると、第1の半導体装置と前記第1の半導体装置よりも高速動作可能な第2の半導体装置とが配線基板2のバスに共通接続状態で実装されて構成される。前記配線基板2に対する前記マルチチップモジュール3の関係がマザーボードに対するドータボードの関係に対応される。
【0050】
前記多層配線基板10は、図13、図20及び図21を用いて後述される様に、複数層の配線パターンを有し、例えば電源配線パターンやグランド配線パターンを全面一様に導体層としたベタパターンとする構造等によって信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができる。この多層配線構造は、それ自体で高周波ノイズの発生及び拡散をある程度抑制する機能を発揮することができる。この多層配線基板10が有する配線層は、同基板10の一方の面で外部接続電極に接続され、他方の面で前記ベアチップの実装パッドに接続される。尚、多層配線基板10の詳細については後述する。
【0051】
前記ASIC4,5はデータプロセッサチップ11の周辺回路として位置付けられ、通信や監視などの周辺機能を受け持つ回路とされ、前記第2の半導体装置よりも動作速度の遅い第1の半導体装置の一例とされる。ASIC4,5は例えばフラットパッケージに収納された半導体チップである。
【0052】
前記水晶発振子6はマルチチップモジュール3及びASIC4,5に対して動作基準となるクロック信号を供給する。図1に従えば、発振子6から出力される基準クロックは、基板2の配線6Iを介して、基板10に入力される。基板10に入力された基準クロックは、基板10内の配線を介してプロセッサチップ11へ供給されてデータプロセッサチップ11内のクロックパルス発生回路で所望の周波数、例えば200MHzとされデータプロセッサチップ11の動作クロックとされる。一方、データプロセッサチップ11は、メモリチップ12a〜12dの動作クロック及びASIC4,5の動作クロックを出力する。ASIC4,5用の動作クロックは、基板10から基板2内の配線6Oを介してASIC4,5へ供給される。マルチチップモジュール3及びASIC4,5は、入出力コネクタ7を経由して入力される命令やデータを受けて処理を開始する。処理の途中で、マルチチップモジュール1とASIC4,5とは、図示を省略する共通バスを介してデータの入出力を行う。マルチチップモジュール1やASIC4,5による最終的な処理結果は入出力コネクタ7から外部に出力される。
【0053】
図2にはマルチチップモジュール3を採用していない比較例に係る電子回路の外観が示される。マルチチップモジュール3の機能は図2の破線で囲まれた領域3Aに含まれる複数の半導体集積回路チップによって代替されている。即ち、図2の電子回路1Aは図1のマルチチップモジュール3の代わりに、夫々個別にパッケージされた半導体数積回路としてデータプロセッサ11A及びメモリ12Aa〜12Adが、配線基板2Aに実装されている。相対的に高速動作される前記データプロセッサ11A及びメモリ12Aa〜12Adと、比較的低速で動作すれば済むようなASIC4,5とは、共に配線基板2A上の同じバスに共通接続されている。図1のバッファチップ13a〜13eに相当するような回路は設けられていない。
【0054】
図2のように高速動作すべきデバイスと低速動作で済むデバイスが共通バスに接続されているとき、その共通バスを有する配線基板2Aの設計では、少なくとも、データプロセッサ11Aとメモリ12Aa〜12Adとの間を結ぶ配線が高速動作を要するため、電気的な特性や耐外来ノイズ性能を満足させたりするのに困難を伴うことになる。配線基板2Aを全て多層配線構造にすれば、その要求を満足できても著しくコストが上昇してしまう。このとき、図1に示されるように、高速動作を要する回路部分をマルチチップモジュール3で構成すれば、ASIC4,5等の残りの回路は高速動作を要しないため、配線基板2における高周波ノイズ対策のための設計負担を大幅に軽減することができる。
【0055】
図1の多層配線基板10に搭載されるチップ部品は、前述の如く、ここではICパッケージに封止されていないベアチップとされる。したがって、ここにパッケージされた部品に比較すると、占有面積が小さくなり、それに伴い回路内の配線に寄生する抵抗成分や容量成分などの遅延成分が小さくなり、高速動作に好適である。また大量の配線がマルチチップモジュール3内で完結するようになるため、配線基板2に残る配線本数も減り、結果として配線基板2の配線層数を減らすことが可能となる。これは配線基板2の製造コスト引き下げに寄与する。さらに前述したように複数個のベアチップを一つの多層配線基板10に実装して封止したマルチチップモジュール3を使用することにより、配線基板2自体の面積も小さくすることができる。マルチチップモジュール3はパッケージされたデータプロセッサ11Aの外形にほぼ等しい大きさであるから、配線基板2それ自体も小さくでき、携帯端末等の小型機器への組み込み用途に好適である。例えば、モジュール3のサイズは、27mm×27mmと小さくできる。
【0056】
また、製品の改良や品種展開に伴う変更も、搭載するマルチチップモジュールのみを修正するように当初から計画しておくことにより、電子回路の配線基板2の共通利用が可能となり、電子回路1全体の製造コストも低減する。即ち、電子回路1又は1Aの構成を変化させようとすると、図2の場合には配線基板2Aを全て設計し直すことになるが、図1の場合には、変更点をマルチチップモジュール3内に留めることにより、配線基板2の再設計を不要にできる。
【0057】
《耐ノイズ性能強化レイアウト》
図3にはマルチチップモジュールのチップレイアウトの一例が示される。図3において、比較的高速動作されるデータプロセッサチップ11及びメモリチップ12a〜12dと、比較的低速動作されるバッファチップ13a〜13e及び論理ゲートチップ14とは多層配線基板10に分離されて配置されている。特に、前記多層配線基板10のほぼ中央にデータプロセッサチップ11が配置され、前記データプロセッサチップ11を挟んで、一方に複数個のメモリチップ12a〜12dが、他方に複数個のバッファチップ13a〜13e及び論理ゲートチップ14が並列配置されている。尚、図示は省略されているが、モジュール基板上にバイパスコンデンサや発振防止用抵抗などの受動部品が必要に応じて搭しても支障のないことは言うまでもない。
【0058】
図4には図3に示されるマルチチップモジュールの底面が示される。多層配線基板10の底面には多数の外部接続電極が4列で周回するように配列されている。特に制限されないが、外部接続電極15は半田ボールで構成される。特に制限されないが、各外部接続電極15の直径は0.76ミリメーター(mm)とされ、各外部接続電極15の中心間の距離は1.27ミリメーターとされる。ここで採用した多層配線基板10は、特に制限されないが、ボールグリッドアレー(Ball Grid Array:以下BGA)と呼ばれる形式のICパッケージに類似した外形を採用している。例えば、256ピンのBGAパッケージに合わせてある。尚、マルチチップモジュール3がその他のパッケージ形式を使用してよいことは言うまでもない。
【0059】
図5にはマルチチップモジュールの外部接続電極に対する機能割り当ての状態が例示されている。図5の向きは図3に一致されている。
【0060】
図5において領域E5の裏面には大凡メモリチップ12a〜12dが配列されている。領域E1〜E4の裏面には大凡バッファチップ13a〜13e及び論理ゲートチップ14が配列されている。
【0061】
図5において黒丸印の外部接続電極15vsは回路のグランド電圧Vss供給端子(グランド端子)である。斜線丸印、平行線丸印の外部接続電極15da,15dbは1.8V、3.3Vの電源電圧vddの供給端子、白丸印の外部接続電極15sgは信号端子である。1.8Vの電源はデータプロセッサチップのCPUの動作電源とされる。その他の回路は原則的に3.3Vを動作電源とする。
【0062】
前記領域E1、E2の外部接続電極15sgは、信号変化が頻繁若しくは動きの多い信号であるデータ入出力、アドレス出力に割当てられている。これに対して、領域E3の外部接続電極15sgは、信号変化が穏やか若しくは動きの少ない信号である割り込み信号やデータ転送要求信号などのデータプロセッサチップのハンドシェーク信号などの入力及び出力に割当てられると共に、この領域E3は特に電源電圧Vddやグランド電圧Vssの供給に割当てられる電極15da,15db,15vsが相対的に多くされている。領域E4の外部接続電極15sgはチップセレクト信号等の出力、領域E5の外部接続電極15sgはライト信号やリード信号等の出力に割当てられている。また、信号用の外部接続電極15sgのうち、幾つかは電源用の外部接続端子15da,15db,15vsで大凡囲まれているものがある。これも信号のノイズ対策を企図したものである。尚、CKIOは、ASIC 4,5へのクロック出力端子であり、XTAL、EXTALは、発振子6への接続端子である。
【0063】
なお、図5において最内周で周回する1列の外部接続電極のほとんどは電源電圧とグランド電圧の供給に割当てられ、これは、多層配線基板10の中央部に実装されるデータプロセッサチップ11への電源供給を強化するためである。
【0064】
前記データプロセッサチップ11及びメモリチップ12a〜12dは比較的高速に若しくは頻繁に動作され、これに比べて前記バッファチップ13a〜13eや論理ゲートチップ14は比較的低速で動作され若しくは動作頻度が比較的少ない。図3のようにデータプロセッサチップ11を挟んでその両側にメモリチップ12a〜12dと、バッファチップ13a〜13e及び論理ゲートチップ14とをレイアウトすれば、高速動作領域と低速動作領域とが分離される。モジュール基板10上で高速動作領域と低速動作慮域とを分離すれば、多層配線10の裏面に配置される外部接続電極の機能を、高速動作領域の回路特性と低速動作領域の回路特性との相違に応じて決定することが可能になる。
【0065】
例えば、アドレス出力及びデータ入出力に対応される外部接続電極を、相対的に動作速度の遅いバッファチップ13a〜13e及び論理ゲートチップ14が搭載される領域の裏面E1,E2に配置する。マルチチップモジュールの動作上アドレス出力及びデータ入出力動作は高速に且つ頻繁に行われるから、そのような信号変化の頻繁な部分で発生するノイズの影響を高速動作領域の回路であるデータプロセッサチップ11及びメモリチップ12a〜12dが受けることを緩和することができる。これによって耐ノイズ性能が強化される。
【0066】
また、前記相対的に動作速度の速いデータプロセッサチップ11やメモリチップ12a〜12dが搭載される領域の裏面領域E3には電源電圧Vdd及びグランド電圧Vssの供給に割当てられる外部接続電極15da,15db,15vsを相対的に多く配置し、これに応じてその領域E3には信号入出力用に割当てられる外部接続電極15sgの数が相対的に少なくなる。これは、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分が、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけられていることを意味する。したがって、高速動作するデータプロセッサチップ11やメモリチップ12a〜12dが外来ノイズの影響を受けることを緩和することができる。この点においても、耐ノイズ性能が強化される。
【0067】
前記耐ノイズ性強化の観点は、前記電源電圧及びグランド電圧の供給に割当てられる動作電源用の外部接続電極の配置に対する疎密として把握することが可能である。電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極が密に配置されている。半導体集積回路チップ11,12a〜12d、13a〜13e,14における内部回路の充放電動作は、一般的には高速且つ頻繁に行われる程、電力消費も多くなるという相関がある。したがて、この観点に着目すれば、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極を密に配置すれば、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分は相対的に低速動作部分よりも高速動作部分から遠ざけられることになる。
【0068】
《耐ノイズ性能強化用バッファ》
図6には前記マルチチップモジュールの機能ブロック図を例示する。
【0069】
図7にはデータプロセッサチップとメモリチップとの接続態様の一例が端子対応で示される。
【0070】
前記メモリチップ12a〜12dは例えばSDRAMによって構成され、例えばデータプロセッサチップ11のメインメモリとして機能される。
【0071】
SDRAMは、特に図示はしないが、ダイナミック型メモリセルのマトリクスをメモリセルアレイに有し、クロック信号に同期して供給されるコマンド信号によってロウアクティブ、カラムアクティブリード、カラムアクティブライト、リフレッシュ等の動作が指示され、コマンドと一緒に供給されるアドレス信号或いは内部アドレスカウンタで生成したアドレス信号を用い、クロック同期でリード・ライト動作を行うようになっている。バースト動作が指示されれば、所定のバースト数のデータを連続リード又は連続ライトすることができる。SDRAM12a〜12dは、図7に例示されるように、アドレス入力端子A13〜A0及びデータ入出力端子I/O15〜I/O0の他に、アクセス制御信号の入力端子として、/CS(チップ選択)、/RAS(ロウアドレスストローブ)、/CAS(カラムアドレスストローブ)、/WE(ライトイネーブル)、CLKE(クロックイネーブル)、CLK(クロック)、DQML、DQMH(データマスク)を有する。DQML、DQMH(データマスク)はバーストライト動作において入力データをバイト単位でマスクする制御端子である。
【0072】
図6において、マルチチップモジュール3はモジュール内バス28としてデータバス28D、アドレスバス28A、及びコントロールバス28C1,28C2を有する。
【0073】
メモリチップ12a〜12dにはアドレスバス28Aに含まれる14ビットのアドレス信号線A[16:3]が共通接続される。メモリチップ12a〜12dとデータバス28Dの信号線とは16ビット単位で個別的に接続されている。16ビットの信号線D[15:0]はメモリチップ12aに、16ビットの信号線D[31:16]はメモリチップ12bに、16ビットの信号線D[47:32]はメモリチップ12cに、16ビットの信号線D[63:48]はメモリチップ12dに接続される。コントロールバス28C1はメモリチップ12a〜12dに接続する信号線群を総称する。例えば端子DQML、DQMH(データマスク)にはメモリチップ毎の個別信号が供給され、その他の端子/CS(チップ選択)、/RAS(ロウアドレスストローブ)、/CAS(カラムアドレスストローブ)、/WE(ライトイネーブル)等には各メモリチップに共通の信号が供給される。コントロールバス28C2はメモリチップに接続されない制御信号、例えば割込み信号、DMAリクエスト信号、DMAアクノリッジ信号などである。
【0074】
図7には、メモリチップ12a〜12dの前記端子と接続されるデータプロセッサチップ11の対応端子として、アドレス出力端子A16〜A3、データ入出力端子I/O63〜I/O0、そしてアクセス制御端子CKIO、CKE、/CSm、/RASm、/CASm、RD/WR、DQM7〜DQM0が示されている。
【0075】
前記データプロセッサチップ11は、日立製作所から発売されているSH7750が利用可能とされ、図8に例示されるように、システムバス20に中央処理装置(CPU)21及び浮動小数点演算ユニット(FPU)22を有し、システムバス20は、アドレス変換・キャッシュユニット23を介してキャッシュバス24にインタフェース可能にされる。CPU21はフェッチした命令を解読して制御信号を生成する命令制御部21A、及び命令制御部21Aの制御で整数演算を行う演算部21Bを有する。CPU21はフェッチした命令がFPU命令であるなら、必要なバスアクセス制御を行ってFPU22がオペランドをフェッチし、或いは演算結果をストアできるように制御したりする。FPU22はFPU命令を解読して、浮動小数点演算を行う。アドレス変換・キャッシュユニット23は論理アドレスを物理アドレスに変換するアドレス変換機構を有し、また、データキャッシュメモリ及び命令キャッシュメモリを有する。アドレス変換・キャッシュユニット23はキャッシュヒットであれば、ヒットに係る情報をシステムバス20に出力し、システムバス20の情報をキャッシュメモリにライトする。キャッシュミスヒットのとき、アドレス変換・キャッシュユニット23はバスステートコントローラ25に外部バスアクセスを指示し、これによってミスヒットに係る情報のリード又はライトを可能にする。
【0076】
前記キャッシュバス24はバスステートコントローラ25に接続される。バスステートコントローラ25は、キャッシュバス24からの指示に従って、内部バス26、外部バスインタフェース回路27、及びモジュール内バス28を介する外部アクセスを行い、或いは周辺バス29を介してSCI(シリアルコミュニケーションインタフェース)30、タイマ31、A/D32などの周辺回路をアクセスする。周辺バス29には割り込みコントローラ33、クロック発生回路34、DMAC(ダイレクトメモリアクセスコントローラ)35が接続されている。DMAC35は、CPU21による初期設定にしたがってバスステートコントローラ25を介して外部アクセスが可能にされる。データプロセッサチップ11はクロック信号CLKを動作基準クロック信号として、そのクロック信号に同期動作する。
【0077】
図6において、モジュール内バス28の前記データバス28D、アドレスバス28A、及びコントロールバス28C1には、バッファ回路として、例えば、データ入出力バッファ40、アドレス出力バッファ41、制御信号出力バッファ42、及び前記論理ゲートチップ14が挿入されている。データ入出力バッファ40は前記バッファチップ13a、13bで構成され、アドレス出力バッファ41は前記バッファチップ13c,13dで構成され、制御信号出力バッファ42は前記バッファチップ13eで構成される。前記データ入出力バッファ40は、データプロセッサチップ11によるメモリチップ12a〜12dのアクセスに際して入力を遮断する。
【0078】
図9にはアドレス出力バッファ41、制御信号出力バッファ42の1ビット分の構成が例示される。これは、トライステートバッファTB1,TB2が逆並列接続され、一方のトライステートバッファTB1はアンドゲートG1の出力で活性化制御され、他方のトライステートバッファTB2はアンドゲートG2の出力で活性化制御される。すなわち、バッファ41及び42はトライステート型バススイッチと見なすことができる。アンドゲートG1の2入力はハイレベルに固定され、トライステートバッファTB1は動作電源が投入されれば常時出力動作可能にされる。他方のアンドゲートG2は出力がローレベルに固定されているので、トライステートバッファTB2は高出力インピーダンス状態に固定される。これによって、動作電源投入後、常時出力動作可能な出力バッファが実現される。
【0079】
図10にはデータ入出力バッファ40の1ビット分の構成が例示される。これは、トライステートバッファTB1,TB2が逆並列接続され、一方のトライステートバッファTB1はアンドゲートG1の出力で活性化制御され、他方のトライステートバッファTB2はアンドゲートG2の出力で活性化制御される。すなわち、バッファ40は、入力及び出力が交差接続された一対のバススイッチと見なすことができる。前記論理ゲートチップ14は電源電圧Vddとチップ選択信号/CSを2入力とするナンドゲートG3を有する。前記アンドゲートG1,G2の一方の入力には前記ナンドゲートG3の出力反転信号が入力される。前記アンドゲートG1,G2の他方の入力には前記リード信号/RDの反転信号、非反転信号が入力される。
【0080】
データプロセッサチップ11によるメモリチップ12a〜12dのチップ選択動作は/CSのローレベルによって指示される。この状態で前記ナンドゲートG3の出力はハイレベルにされ、これに応答して双方のアンドゲートG1,G2の出力はローレベルにされるから、データ入出力バッファ40は高インピーダンス状態にされる。メモリチップ12a〜12dのチップ非選択状態(/CS=ハイレベル)では、/RDによるリード動作の指示に応答してアンドゲートG1の出力がハイレベルにされ、トライステートバッファTB1は外部からデータバス28Dへデータを入力可能にする。メモリチップ12a〜12dのチップ非選択状態(/CS=ハイレベル)において、/RDによるリード動作が指示されていないときはアンドゲートG2の出力がハイレベルにされ、トライステートバッファTB2がデータバス28Dから外部へデータを出力可能にされる。尚、図9及び図10に示されるバッファ回路は汎用バッファ回路HD74LVHC16245を利用して構成するため、ほぼ同一の回路構成とされている。汎用バッファ回路を用いないのであれば、同一な回路構成とされなくとも良い。
【0081】
前記データプロセッサチップ11とメモリチップ12a〜12dとが例えば100MHz以上の高速で動作されると、それによってモジュール内バス28にはノイズが入り込もうとする。最近の高速動作可能な半導体集積回路は、電源電圧を低くする傾向がある。これは消費電力を低く抑えるとともに、信号振幅を小さくすることによって、信号の変化にかかる時間を小さくし、高速動作を可能にするためである。しかし、信号の振幅が小さくなると、外来ノイズの影響を受けやすくなるという問題がある。このような高周波ノイズに対して、前述の通り、第1に、データプロセッサチップ11やメモリチップ12a〜12dなどの高速動作デバイスを選んで耐ノイズ特性の優れた多層配線構造のマルチチップモジュール化した。第2にマルチチップモジュールに対して耐ノイズ性能を強化したチップ及び外部接続端子15のレイアウトを採用した。その上で、モジュール内バス28D、28A、28C1に上述のバッファ回路40,41,42、14を挿入した。バッファ回路40,41,42、14は、マルチチップモジュール3それ自体に対する前記第1及び第2の耐ノイズ特性強化策に対し、配線基板2からモジュール内バスにノイズが注入されるのを抑制して、更に万全のノイズ対策を施そうとするものである。
【0082】
上記観点によるバッファ回路40,41,42、14の作用を説明する。上記より明らかなように、前記外部接続電極15に向けてアドレス信号を出力するアドレス出力バッファ41及び前記外部接続電極15に向けてアクセス制御信号を出力する制御信号出力バッファ42は、常時信号入力を抑止しているから、外部接続電極15からそれを介して高周波ノイズの流入はない。更に、前記メモリチップの動作選択に呼応して高インピーダンス状態にされるデータ入出力バッファ40も外部接続電極15からモジュール内バスを介して外来ノイズがメモリチップに流入し難くする。したがって、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊に対する抑止機能を強化することができる。さらに、前記メモリチップの動作選択に応答して高インピーダンス状態に制御すればよいから、簡単な制御で済む。
【0083】
以上により、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊防止を強化することができる。
【0084】
図17にはマルチチップモジュールの別の機能ブロック図を例示する。同図に示されるマルチチップモジュール3extは、図6のマルチチップモジュール3に対して、マルチチップモジュール3extの外部に配置されたバスマスタとしての外部デバイス(例えば、カーナビゲーションシステムなどで地図データをCD−ROMから読出すデバイス、文字放送のデータを抜き出すデバイス)43extによってマルチチップモジュール3extの内部をアクセス可能にしたものである。例えば、マルチチップモジュール3extは、グラフィックアクセラレータ11extを含み、更に、モジュール内バス28の前記データバス28D、アドレスバス28A、及びコントロールバス28C1には、バッファ回路として、データ入出力バッファ40ext、アドレス入出力バッファ41ext、制御信号入出力バッファ42ext、及び前記論理ゲートチップ14extが挿入されている。バス調停回路はデータプロセッサチップ11が有し、外部デバイス43extは、バスリクエスト信号BREQをデータプロセッサチップ11に供給してバス権を要求し、外部デバイス43extに対するバス権の承認はバスアクノリッジ信号BACKによって外部デバイス43extに返される。尚、前記バスリクエスト信号BREQ及びバスアクノリッジ信号BACKは制御バス28C1経由で入出力されるように図示されているが実際はバス28C2を介して入出力されるものであると理解されたい。
【0085】
図18には入出力バッファ40extとそれを制御する論理ゲートチップ14extの一部が例示され、図19には入出力バッファ41ext,42extとそれを制御する論理ゲートチップ14extの一部が例示されている。図9及び図10と同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。
【0086】
前記入出力バッファ40ext,41ext,42extは、ナンドゲートG3に前記チップ選択信号/CSが供給され、図10と同様に、データプロセッサチップ11によるメモリチップ12a〜12dのアクセスに際して入力が遮断される。
【0087】
図19に示されるように前記入出力バッファ41ext,42extは、データプロセッサチップ11がバス権を獲得しているときトライステートバッファTB2が非活性にされることにより、出力バッファとして機能される。
【0088】
データ入出力バッファ40extはデータプロセッサチップ11がバス権を獲得するか、外部デバイス43extがバス権を獲得するかによってリード・ライトによるデータ方向が逆になる。これをサポートするために、図18に例示されるように、バスアクノリッジ信号/BACKがネゲート状態(データプロセッサチップ11がバス権保有)のとき、データプロセッサチップ11が出力するリード信号/RDを選択し、バスアクノリッジ信号/BACKがアサート状態(外部デバイス43extがバス権保有)のとき、外部デバイス43extが出力するライト信号/WRを選択するマルチプレクサMPXが設けられている。
【0089】
図18及び図19の例では外部デバイス43extはグラフィックアクセラレータ11extをアクセスすることが可能になる。但し、外部デバイス43extは前記チップ選択信号/CSをアサートしてSDRAM12a〜12dをアクセスすることはできない。チップ選択信号/CSのアサートによって入出力バッファ40ext,41ext,42extが高インピーダンス状態にされるからである。特に図示はしないが、バス権を取得した外部デバイス43extが前記チップ選択信号/CSをアサートしてSDRAM12a〜12dをアクセスできるようにするには、図18及び図19におけるナンドゲートG3を2入力ノアゲートに代え、一方の入力にはチップ選択信号/CSを、他方の入力にはバスアクノリッジ信号/BACKの反転信号を入力するように構成すればよい。
【0090】
図17の構成においても、図6と同様に、高周波ノイズに対して、多層配線構造によるマルチチップモジュール化し、マルチチップモジュールに対して耐ノイズ性能を強化したチップ及ぶ外部接続端子15のレイアウトを採用し、その上で、モジュール内バス28D、28A、28C1に上述のバッファ回路40ext,41ext,42ext、14extを挿入したものである。バッファ回路40ext,41ext,42ext、14は、マルチチップモジュール3extそれ自体に対する前記第1及び第2の耐ノイズ特性強化策に対し、配線基板2側からモジュール内バスにノイズが注入されるのを抑制して、更に万全のノイズ対策を施すものである。したがって、バッファ回路40ext,41ext,42extはメモリチップの動作選択に呼応して高インピーダンス状態にされるから、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊に対する抑止機能を強化することができる。
【0091】
《アドレス遅延対策》
図3に基いて説明したようにマルチチップモジュールのデバイス搭載領域を高速動作領域と低速動作領域を分ける場合に、メモリチップ12a〜12dへの並列アドレス入力タイミングを揃えることを考慮することができる。
【0092】
例えば図11に例示されるように、メモリチップ12a〜12dのボンディングパッド50がチップ51のほぼ中央部に長手方向に沿って一列に配置されている場合、アドレスバス28Aの信号線A[16:3]を、ボンディングパッド50の配列方向に対して交差する方向に延存在させて、順次アドレス系のボンディングパッド50に結合する。図11において52A〜52Dは複数個のメモリバンクを構成するメモリアレイ、53は電源系制御回路、54はデータ系制御回路、55はコマンド系制御回路、56はアドレス系制御回路である。尚、信号線A[16:3]はA16〜A3の計14本のアドレス線を示している。
【0093】
図12にはメモリチップ12a〜12dとアドレスバス28Aの信号線A[16:3]との接続状態がマルチチップモジュール3全体で示されている。同図ではコントロールバス28C1,28C2の図示を省略してある。
【0094】
上記センタパッド形式で一列に配置されたアドレス系ボンディングパッドに対するアドレス信号線のレイアウト構成によれば、アドレスバス28Aに並列して伝播されるアドレス信号は、メモリチップ毎12a〜12dに、並列の各ビットが同じタイミングでアドレス系ボンディングパッドに到達する。したがって、高速動作されるべきSDRAMのようなメモリチップ12a〜12dの配置に最適である。
【0095】
図12に示される構成は、データプロセッサチップ11は、16本のデータ線D[15:0]を介してメモリチップ12aに、16本のデータ線D[31:16]を介してメモリチップ12bに、16本のデータ線D[47:32]を介してメモリチップ12cに、16本のデータ線D[63:48]を介してメモリチップ12dに結合される。データ線D[31:16]及び[15:0]はバッファ回路13a及び13bに結合される。一方26本のアドレス線A[25:0]はバッファ回路13c及び13dに結合する。
【0096】
《多層配線構造》
図13には前記多層配線基板における多層配線構造の一例が示される。
【0097】
多層配線基板10は、複数の配線層を有するコア層又はベース層60の表裏に、夫々同じ層数の配線層が積み重ねられたビルドアップ層61,62を生成した構造を有する。コア層60の表裏に層数の等しいビルドアップ層61,62を形成することによる表裏の対称性により、モジュール基板3の熱による反りを良好に防止できる。
【0098】
前記コア層60は、例えばガラスエポキシ樹脂を介して4層の銅からなる配線層60A〜60Dを積層して構成される。一方のビルドアップ層61は、コア層60の上面に更にエポキシ樹脂を介して3層の銅からなる配線層61A〜61Cを積層して構成される。他方のビルドアップ層62も同様に、コア層60の底面に更にエポキシ樹脂を介して3層の銅からなる配線層62A〜62Cを積層して構成される。上記配線層は相互に必要な接続を採るためにスルーホール等で適宜結合されている。
【0099】
特に、所定の配線層60A〜60Dは選択的に設けられたスルーホール部を除き、全面一様に導体層としたベタパターンで形成された電源配線パターンやグランド配線パターンとされ、信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができるように考慮されている。詳細については、図20及び図21を用いて後に説明される。
【0100】
ビルドアップ層61の最上層は前記データプロセッサチップ11などの半導体集積回路チップ64を搭載のために利用する実装パッドの部分を除いてソルダーレジスト層などの絶縁層(若しくは保護層)63で覆われている。半導体集積回路チップ64の金(Au)からなるバンプ電極65は後述する異方導電性フイルム66を介して実装パッドに導電接続され、且つ異方導電性フイルム66を介してビルドアップ層61の表面に固定されている。
【0101】
ビルドアップ層62の表面は外部接続電極15を形成する部分を除いてレジスト層などの絶縁層67で覆われている。レジスト層67から露出された配線層62Cの部分には半田ボールで外部接続電極15が形成さている。
【0102】
ビルドアップ層61及び62は、コア層60にエポキシ樹脂をつけて、所望の部分にスルホールを形成し、その上面に銅からなる配線パターンを形成する工程を繰り返すことによって形成される。更に詳しく説明すると、ビルドアップ層は、以下のようにして形成される。まず、コア層60を、エポキシ樹脂溶液に浸し、コア層60の表裏に1層目のエポキシ樹脂層を形成する。そして、配線接続部に対応する部分のエポキシ樹脂層にスルーホールを形成するため、適当なエッチングマスクを用いてエッチングを行う。その後、配線層61Cまたは62Cを構成する銅からなる金属膜を形成し、エッチングを行うことによって、配線層61Cまたは62Cを形成する。上記工程を順次行うことによって、配線層61A又は62Aまで形成する。その後、ソルダーレジスト膜の様な絶縁膜63及び67を選択的に形成する事によって、ビルドアップ層61及び62が形成される。
【0103】
仮に片面にビルドアップ層を生成した基板では、コア層とビルドアップ層の熱に対する特性が異なるため、マルチチップモジュールの実装時に発生する熱応力などの影響でマルチチップモジュールが反る虞がある。そうすると、基板内のいずれかの層に又はコア層とビルドアップ層との剥離が発生したり、内部の配線の断線が発生する場合もある。図13で説明したように、コア層60の両面にビルドアップ層61,62を生成した基板では、表裏両面の熱に対する特性が等しくなるため、熱応力の影響を低く抑えることが可能となる。したがって、層間剥離や配線の破壊の可能性を低減することが可能になり、信頼性の高いマルチチップモジュールを実現することが可能になる。
【0104】
コア層60の厚さと各ビルドアップ層61及び62の厚さとを合計した多層配線基板10の厚さは、特に制限されないが、1.22ミリメートルとされる。さらに、上記多層配線基板10の一方の表面に配置されるデータプロセッサチップ11、メモリチップ12a〜12d、バッファチップ13a〜13dないしは論理ゲートチップ14のうち最もチップ厚のあついものの裏面と上記多層配線基板10の他方の表面に形成される各外部接続電極15と間の距離、すなわち、マルチチップモジュール3の高さは2.3ミリメートルとされる。その結果、マルチチップモジュール3の実装高さは、2.7ミリメートル以下にされる。
【0105】
それによって、携帯電話器やハンドヘルドコンピュータなどのように、小型・薄型・軽量のような各要素が要求される電子機器内に設けられる実装基板へのマルチチップモジュール3の実装が容易に行うことができる。
【0106】
尚、図13には示されないが、以下のような電源接続形態もある。たとえば、半導体チップ11に設けられた電源端子乃至接地端子が、図13のようにスルーホールを介して直線的に、接続端子15(グランド端子)乃至接続端子15(電源1端子)に接続できない場合もある。この場合、半導体チップ11に設けられた電源端子乃至接地端子から、一旦、コア層60内に形成された配線層60A(グランド層)又は60D(グランド層)、乃至配線層60B(電源1層層)又は配線層60C(電源2層)に接続される。その後、マルチチップモジュール基板10の対応する接続端子15(グランド端子)、接続端子15(電源1端子)乃至接続端子15(電源2端子)の接続可能な部分に対応する配線層60A(グランド層)、60D(グランド層)、配線層60B(電源1層層)及び配線層60C(電源2層)から直線的に接続端子15(グランド端子)、接続端子15(電源1端子)乃至接続端子15(電源2端子)へ接続される。
【0107】
図20は、図13をさらに詳しく説明するための図面であって、半導体集積回路チップ64に設けられたグランド端子(GND)乃至電源端子(VDD、3.3V、1.8V)などの金バンプ電極65と上記多層配線基板10に形成される各外部接続電極15との接続関係を示している。
【0108】
同図に示されるように、半導体集積回路チップ64に設けられたグランド電位の供給されるべき端子65は、ビルドアップ層61に設けられた配線61A、61B、61C及びビルドアップ層62に設けられた配線62A、62B、62Cを介して、グランド電位(接地電位:0V)が供給されるべきグランド端子としての半田バンプ電極15に接続される。上記配線層61Cは、コア層60に形成されたスルーホールTHの部分において配線層60A及び60Cに電気的に結合され、その結果配線層60A及び60Cはグランド電位が供給されるグランド層とされる。
【0109】
一方、半導体集積回路チップ64に設けられた電源電位(1.8V)の供給されるべき端子65は、ビルドアップ層61に設けられた配線61A、61B、61C及びビルドアップ層62に設けられた配線62A、62B、62Cを介して、電源電位(1.8V)が供給されるべき電源2端子としての半田バンプ電極15に接続される。上記配線層61Cは、コア層60に形成されたスルーホールTHの部分において配線層60Dに電気的に結合され、その結果配線層60Dは電源電位(1.8V)が供給される電源2層とされる。
【0110】
なお、同図には図示されないが、半導体集積回路チップ64に設けられた電源電位(3.3V)の供給されるべき端子65は、ビルドアップ層61に設けられた配線61A、61B、61C及びビルドアップ層62に設けられた配線62A、62B、62Cを介して、電源電位(3.3V)が供給されるべき電源1端子としての半田バンプ電極15に接続される。上記配線層61Cは、コア層60に形成されたスルーホールTHの部分において配線層60Bに電気的に結合され、その結果配線層60Bは電源電位(1.8V)が供給される電源1層とされる。
【0111】
このように、コア層60A内に形成された配線層60A〜60Dは、電源電位(3.3V、1.8V)乃至グランド電位に結合され、先述のように、ノイズを低減する効果が発生する。
【0112】
図21は、図13をさらに詳しく説明するための図面であって、半導体集積回路チップ64に設けられた信号端子としての金バンプ電極65と上記多層配線基板10に形成される各外部接続電極15との接続関係を示している。
【0113】
同図に示されるように、半導体集積回路チップ64に設けられた信号2の供給されるべき端子65(信号2)または65(信号5)は、ビルドアップ層61に設けられた配線61A、61B、61C及びビルドアップ層62に設けられた配線62A、62B、62Cを介して、信号2が供給されるべき信号端子としての半田バンプ電極15(信号2)に接続される。上記配線層61C乃至62Aは、コア層60に形成されたスルーホールTHの部分において、配線層60A〜60Dには電気的に結合されず、上記配線層61C〜62AはスルーホールTHの部分において電気的に結合している。なお、各信号1,3,4及び6の供給されるバンプ65も、図示されない部分において、同様に、所望のバンプ電極15に電気的に結合される。
【0114】
《マルチチップモジュールの組み立て》
前記マルチチップモジュール3をフリップチップ方式で組み立てる法方について説明する。
【0115】
図14にはフリップチップ方式でモジュール基板にベアチップを実装する過程における幾つかの要所を示してある。図15にはバンプ電極65と実装パッド71と接合部の断面構造が例示される。
【0116】
図14の(A)には代表的に1個のベアチップとしての半導体集積回路チップ64が例示されている。65で示されるものはバンプ電極である。バンプ電極65は半導体集積回路チップ64のボンディングパッド73(図15参照)に形成され、バンプ電極65の表面は例えば金メッキされている。
【0117】
モジュール基板10の表面には図14の(B)のように前記バンプ電極65が載置されて導電接続される前記実装パッド71が露出されている。実装パッドの表面は例えば金メッキされている。
【0118】
前記実装パッド71の表面には図14の(C)のように異方導電性フィルム66が貼り付けられる。異方導電性フィルム66は熱硬化性樹脂にニッケル粒子等の導電性微粒子が分散されて混在された熱硬化性の樹脂のフィルムである。この異方導電性フィルム66に厚み方向に力を作用すると、図15に例示されるように弾性的に変形し、その部分に含まれている導電性微粒子が連鎖して接触することにより、当該部分だけに導電性が得られるようになっている。この状態は熱で硬化されることによって維持され、また、その熱硬化性によって接着作用も発揮する事になる。基板に貼り付けられる異方導電性フィルム43の大きさは接続されるICチップの大きさに合わせて決めればよい。
【0119】
最後に、図14の(D)に示されるように、ベアチップとしての半導体集積回路チップ64のバンプ電極65がモジュール基板10上の所定の実装パッド71に接合するように異方導電性フィルム66の上に圧着する。この後、熱を加え、異方導電性フィルム66を硬化させることにより、図15の断面構造で示されるように、半導体集積回路チップ64が張付けられ、バンプ電極65と実装パッド71との導電接続が完了する。
【0120】
図3に例示されるマルチチップモジュール3を組み立てるとき、前記データプロセッサチップ11、メモリチップ12a〜12d、バッファチップ13a〜13e、及び論理ゲートチップ14の合計11個のベアチップを、図14で説明したように1個づつモジュール基板10に実装するならば、1個のベアチップ毎に1枚づつ別々の異方導電性フィルム66を張付けたり、その上にベアチップを圧着したり、熱硬化させたりする処理を、夫々11回繰り返さなければならず、作業効率は極めて低くなる。
【0121】
そこで、組み立て工数低減の観点より、モジュール基板10には、高さ寸法がほぼ等しい半導体集積回路チップ、例えば同種の半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なように実装パッドをグループ化して配列する。そして、前記グループ化された実装パッド毎に異方導電性フィルムを貼り付け、貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とを導電接続する。例えば、ベアチップを図3のように配置したマルチチップモジュール3の場合、図16に例示されるように、メモリチップ12a〜12dのアレイを1グループとして1枚の異方導電性フィルム66Aを貼り付け、バッファチップ13a〜13e及び論理ゲートチップ14のアレイを1グループとして1枚の異方導電性フィルム66Bを貼り付け、データプロセッサ11のためには単独で1枚の異方導電性フィルム66Cを貼り付ける。そして各グループ毎に、対応するベアチップのバンプ電極65が対応する実装パッド71に接合するように異方導電性フィルムの上にベアチップを圧着し、まとめて熱を加え、異方導電性フィルムを硬化させる。したがって、異方導電性フィルム66A,66B,66Cの貼り付け回数や、異方導電性フィルム66A,66B,66Cに対するベアチップの圧着回数若しくは圧着加熱回数を夫々3回程度に減らすことができる。したがって、マルチチップモジュール3の組み立てる工程数を少なくすることができる。組み立て工程の簡素化は、マルチチップモジュールの歩留まりや信頼性の向上に寄与する。更にマルチチップモジュールの製造コストを低減することが可能になる。
【0122】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【0123】
例えば、マルチチップモジュールに実装される半導体集積回路チップはベアチップに限定されず、CSP(チップ・サイズ・パッケージ)等の小型若しくは薄型のパッケージで封止されたものであってもよい。また、メモリチップの用途はメインメモリやキャッシュメモリに限定されず、データプロセッサがアクセスする用途であればよい。また、マルチチップモジュールは、その他に、データプロセッサの処理負担を軽減するための演算処理装置であるアクセラレータ、例えばグラフィックス処理、エラー訂正処理、圧縮処理などのための回路チップを一緒に実装してもよい。また、モジュール基板に実装されるメモリチップの数、バッファチップに数、データプロセッサの数などは上記説明に限定されない。
【0124】
本発明は、画像処理等のように高速のデータ処置を行う、画像処理装置、音声処理装置、マルチメディア機器、更には通信や画像表示等を行う形態情報端末若しくは携帯通信端末等に広く適用することができる。
【図面の簡単な説明】
【0125】
【図1】図1はマルチチップモジュールを用いた本発明に係る電子回路の一例を示す外観図である。
【図2】図2はマルチチップモジュールを採用していない比較例に係る電子回路の外観図である。
【図3】図3はマルチチップモジュールのチップレイアウトの一例を示す平面図である。
【図4】図4は図3に示されるマルチチップモジュールの底面図である。
【図5】図5はマルチチップモジュールの外部接続電極に対する機能割り当ての状態を例示する説明図である。
【図6】図6はマルチチップモジュールのブロック図である。
【図7】図7はデータプロセッサチップとメモリチップとの接続態様の一例を端子対応で示す説明図である。
【図8】図8はデータプロセッサチップの一例を示すブロック図である。
【図9】図9は出力バッファの論理回路図である。
【図10】図10は入出力バッファ及び論理ゲートチップのブロック図である。
【図11】図11はセンタパッドのメモリチップのボンディングパッドに対するアドレス信号線の配置を例示する平面図である。
【図12】図12はメモリチップとアドレスバスの信号線との接続状態をマルチチップモジュール3全体で示した説明図である。
【図13】図13は多層配線基板における多層配線構造の一例を示す断面図である。
【図14】図14はフリップチップ方式でモジュール基板にベアチップを実装する過程における幾つかの要所を示した説明図である。
【図15】図15はバンプ電極と実装パッドと接合部の断面構造を例示する断面図である。
【図16】図16はベアチップのグループごとに異方導電性フィルムを貼り付けて複数のベアチップを実装する状態を示したマルチチップモジュールの説明図である。
【図17】図17はマルチチップモジュールの別の機能ブロック図である。
【図18】図18は図17のデータ入出力バッファとそれを制御する論理ゲートチップの一部を例示する論理回路図である。
【図19】図19は図17のアドレス入出力バッファ及び制御信号入出力バッファとそれを制御する論理ゲートチップの一部を例示する論理回路図である。
【図20】図20は半導体集積回路チップに設けられたグランド端子乃至電源端子などの金バンプ電極と多層配線基板に形成される各外部接続電極との接続関係を示す図13の詳細説明図である。
【図21】図21は半導体集積回路チップに設けられた信号端子としての金バンプ電極と多層配線基板に形成される各外部接続電極との接続関係を示す図13の詳細説明図である。
【図22】図22はプリント基板としての配線基板の一例を示す断面図である。
【符号の説明】
【0126】
10 モジュール基板
11 データプロセッサチップ
12a〜12d メモリチップ
13a〜13e バッファチップ
14 論理ゲートチップ
66A,66B,66C 異方導電性フィルム
【技術分野】
【0001】
本発明は、複数個の半導体集積回路チップを搭載した半導体モジュールに関し、例えば多層配線基板にデータプロセッサチップとメモリチップとを搭載したマルチチップモジュールに適用して有効な技術に関する。
【背景技術】
【0002】
画像処理などを行う電子回路はマイクロプロセッサ若しくはマイクロコンピュータなどと称されるデータプロセッサと共に、それらによってアクセスされるシンクロナスDRAM(以下SDRAM)等に代表される高速動作メモリから構成される場合が多い。昨今のSDRAMは“PC100”、“PC133”等の規格に代表される100MHz動作や、133MHz動作など、ますます高速動作をすることが要求される。電子回路がその種の高速動作メモリを含むことなどによって、高速動作をせざるを得なくなってくると、それに応じて高周波ノイズ対策も重要となってくる。SDRAMやデータプロセッサを搭載するプリント基板(Printed Circuit Board、以下PCB)は、応々にして無視し得ない高周波ノイズ源となることがある。そこで、プリント基板に対して、例えば、電源ラインの高周波インピーダンスを低下させたり、シールドフレームで取り囲んだり、電源ラインに工夫をして等価静電容量を大きくしたり、更には多層配線構造を採用したりすることが検討される。
【0003】
しかしながら、所望する性能のプリント基板を形成することには困難が伴い、また、プリント基板全体を多層配線構造にするとプリント基板の製造コストが極端に大きくなってしまう。
【0004】
加えて、本発明者等は、高速動作する回路部分の高周波ノイズ対策、そして多層配線基板にマイクロプロセッサなどの複数種類のLSIを実装する技術については、更に検討の余地のあることを明らかにした。
【0005】
第1に、メモリの高速動作中の高周波ノイズによってメモリデータが破壊されてしまうことを充分に防止することである。1つの考慮された技術は、マイクロプロセッサ、I/Oポート、ランダムアクセスメモリ等の高速動作回路を多層配線基板に設け、その多層配線基板をマザーボードのようなプリント基板に実装する技術である。この技術では多層配線基板によって高速動作回路のある程度の良好な動作が期待可能となる。しかしながら、その構成によっても、メモリやマイクロプロセッサが接続するバスを介して高周波によるノイズが流入すると、アクセス動作中のメモリのリードデータ又はライトデータがバス上で不所望に変化してしまう。
【0006】
第2に、デバイスの搭載レイアウト、外部接続電極の機能割り当てに対する考慮にある。すなわち、メモリやマイクロプロセッサが接続するモジュール内バス等を介して流入する外来ノイズによると、アクセス動作中のメモリのリードデータ又はライトデータに対する影響は小さいことが望まれる。そのためには、数種類のデバイスに対するモジュール基板への搭載レイアウトが考慮され、また、モジュール基板の外部接続電極の機能割り当てが考慮されることが望ましい。
【0007】
第3に、前記数種類のデバイスに対するモジュール基板への搭載レイアウトを決定するとき、半導体モジュールの歩留まりや信頼性が低下しないように、多層配線基板にデバイスを搭載して組み立てる工程数を少なくすることが必要である。
【0008】
本発明者等は本発明を完成した後に、以下のような公知例のあることを知った。
【0009】
1つは、特開平1−220498号公報であり、同公報には、マイクロプロセッサとアイオー(I/O)ポートとの間を接続するバスラインからは高周波ノイズが放射され易く、少なくともこの部分を多層基板上に配置することによって大きなコスト上昇を防止しつつ、十分なノイズ低減効果を得られるようにした発明が開示されている。そして、ランダムアクセスメモリも共にその多層基板に搭載すれば最も高周波ノイズを発生し易い部分が大部分多層基板上に搭載されることになる、と述べられている。
【0010】
他の1つは、特開平5−335364号公報であり、同公報には、マイクロプロセッサLSIをベア実装する領域の周囲にメモリLSIを搭載する領域を設けた多層配線基板に関する発明が記載されている。
【0011】
しかしながらそれらの公知例には、前述したような更に検討の余地のある点について何も言及されていない。
【0012】
【特許文献1】特開平1−220498号公報
【特許文献2】特開平5−335364号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の目的は、メモリアクセス動作中の高周波ノイズによってメモリデータが破壊されてしまうことを防止することができる半導体モジュール、そして当該半導体モジュールをマザーボードに実装した電子回路を提供することにある。
【0014】
本発明の別の目的は、データプロセッサチップ及びメモリチップ等の高速動作回路を多層配線基板に設け、その多層配線基板をマザーボードのようなプリント基板に実装しても、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難い半導体モジュール、更には電子回路を提供することにある。
【0015】
本発明の更に別の目的は、アクセス動作中のメモリのリードデータ又はライトデータがモジュール内バス上で不所望に変化し難い半導体モジュールを提供することにある。
【0016】
本発明の他の目的は、数種類の半導体集積回路チップに対するモジュール基板への搭載レイアウトの点で外来ノイズによる影響を緩和できる半導体モジュールを提供することにある。
【0017】
本発明の他の目的は、数種類の半導体集積回路チップが搭載されるモジュール基板の外部接続電極の機能割り当ての点で外来ノイズによる影響を緩和できる半導体モジュールを提供することにある。
【0018】
本発明のその他の目的は、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることによって歩留まりや信頼性の向上に寄与することができる半導体モジュールを提供することにある。
【0019】
本発明の更に他の目的は、高周波ノイズを抑えて高速動作が可能であって、高い耐外来雑音性能を有し、高い信頼性を備え、それらを比較的低いコストで実現可能なマルチチップモジュールのような半導体モジュールを提供することにある。
【0020】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0021】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0022】
《耐ノイズ性能強化用バッファ》
本発明の第1の観点による半導体モジュールは、複数個の外部接続電極と前記複数個の外部接続電極に接続可能な複数層の配線層とを有するモジュール基板に、データプロセッサチップと、メモリチップと、スイッチ回路とみなすことができるバッファ回路とが設けられる。前記データプロセッサチップとメモリチップは前記配線層によって形成されるモジュール内バスに共通接続される。前記バッファ回路は、前記モジュール内バスに挿入され、前記データプロセッサチップによるメモリチップのアクセスに際して前記モジュール内バスに接続する外部接続電極からの入力を遮断する。
【0023】
上記によれば、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を防止することができる。
【0024】
前記バッファ回路は、例えば、前記外部接続電極に向けてアドレス信号を出力するアドレス出力バッファ、前記外部接続電極に向けてアクセス制御信号を出力する制御信号出力バッファ、及び前記メモリチップの動作選択に呼応して高インピーダンス状態にされるデータ入出力バッファである。アドレス出力バッファ及び制御信号出力バッファは常時信号入力を抑止しているから、それを介するノイズの流入はない。データ入出力バッファにおける常識的なデータの方向制御はデータプロセッサのリード動作で入力、ライト動作で出力であるが、本発明では前記メモリチップの動作選択に応答して高インピーダンス状態に制御するから、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難く、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を抑止可能になる。
【0025】
また、前記バッファ回路は、アドレス入出力バッファ、制御信号入出力バッファ、及びデータ入出力バッファであってもよく、その場合には、それら入出力バッファは前記メモリチップの動作選択に呼応して高インピーダンス状態にされる。メモリチップの動作選択に応答して高インピーダンス状態に制御するから、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難く、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を抑止可能になる。
【0026】
前記モジュール基板は、高周波ノイズの抑制という観点からすれば、電源配線パターンやグランド配線パターンを全面一様に導体層としたベタパターンとする構造等によって信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができる多層配線構造にすることが得策である。このとき、その多層配線構造として、複数の配線層を有するベース層と、前記ベース層の表裏に夫々同じ層数の配線層が積み重ねられたビルドアップ層とによる構造を採用すれば、モジュール基板の反りを良好に防止できる。
【0027】
前記多層配線基板により耐高周波ノイズ特性が強化されていても、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入しようとするが、バッファ回路はそのような外来ノイズの流入を抑制し、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を防止する。
【0028】
《耐ノイズ性能強化レイアウト》
本発明の第2の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されていて複数個の半導体集積回路チップを実装する実装パッドが配置されている。前記実装パッドは、相対的に高速動作可能な複数個の半導体集積回路チップの実装パッドの領域と、相対的に動作速度の遅い複数個の半導体集積回路チップの実装パッドの領域とが分離されている。
【0029】
モジュール基板上で高速動作領域と低速動作慮域とを分離すれば、モジュール基板の裏面に配置される外部接続電極の機能を、高速動作領域の回路特性と低速動作領域の回路特性との相違に応じて決定することが可能になる。
【0030】
例えば、アドレスやデータに割当てられる外部接続電極を、前記相対的に動作速度の遅い複数個の半導体集積回路チップが搭載される領域の裏面に配置する。マルチチップモジュールの動作上アドレスやデータの入出力動作は高速に且つ頻繁に行われるから、そのような信号変化の頻繁な部分で発生するノイズの影響を高速動作領域の回路が受けることを緩和することができる。
【0031】
また、前記相対的に動作速度の速い複数個の半導体集積回路チップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極を相対的に多く配置することができる。電源供給用の外部接続端子が相対的に多ければ、信号入出力用に割当てられる外部接続電極が相対的に少なくなるから、外来ノイズの影響を高速動作領域の回路が受けることを緩和することができる。
【0032】
外来ノイズ流入緩和レイアウトの別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面に前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されたデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。前記モジュール基板のほぼ中央にデータプロセッサチップが配置され、前記データプロセッサチップを挟んで、一方に複数個のメモリチップが、他方に複数個のバッファ回路が並列配置されている。これによれば、データプロセッサチップ及びメモリチップは比較的高速に若しくは頻繁に動作され、これに比べて前記バッファ回路は比較的低速で動作され若しくは動作頻度が比較的低い。このレイアウトによれば、上記同様、高速動作領域と低速動作領域とが分離される。
【0033】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介してデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。アドレスやデータの入出力に対応される外部接続電極は前記バッファ回路が搭載される領域の裏面に配置されている。これにより、アドレスやデータの入出力のような信号変化の頻繁な外部接続電極部分を、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけることができる。
【0034】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介してデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。前記メモリチップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極が相対的に多く配置されている。これにより、上記同様に、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分を、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけることができる。
【0035】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介して複数種類の半導体集積回路チップが設けられている。前記電源電圧及びグランド電圧の供給に割当てられる動作電源用の外部接続電極の配置にはモジュール基板上で粗密があり、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極が密に配置されている。半導体集積回路チップにおける内部回路の充放電動作は、一般的には高速且つ頻繁に行われる程、電力消費も多くなるという相関がある。したがて、この観点に着目すれば、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極を密に配置すれば、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分は相対的に低速動作部分よりも高速動作部分から遠ざけられることになる。
【0036】
《組み立て工程数低減》
組み立て工数低減の観点による半導体モジュールは、一方の面に複数個の外部接続電極が配列されたモジュール基板の他方の面に実装パターンが形成され、前記実装パターンは、高さ寸法がほぼ等しい半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なグループ化されたパターンを有する。前記グループ化されたパターン毎に貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とが導電接続されている。高さ寸法がほぼ等しい半導体集積回路チップのグループ毎に異方導電性フィルムを貼り付け可能な実装パターンを採用するから、そのグループ毎に1枚の異方導電性フィルムを貼り付けて、また、そのグループ毎に複数個の半導体集積回路チップを一括して異方導電性フィルムに圧着加熱することができ、この点において、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることができる。これにより、半導体モジュールの歩留まりや信頼性の向上に寄与することができる。また、マルチチップモジュールのコストも低減する。
【0037】
《アドレス遅延低減配線》
メモリチップへのアドレス入力タイミングを揃える観点に着目した半導体モジュールは、配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されたデータプロセッサチップと複数個のメモリチップが実装されている。前記メモリチップは夫々一列に配置された電極パッドを有し、電極パッドの配列方向と交差する方向に複数個のメモリチップが配列され、夫々のメモリチップにアドレスを供給する配線層はメモリチップの配列方向に延在して順次アドレス入力用の電極パッドに結合されている。
【0038】
《マザーボードとドータボード》
マザーボードとその上に装着されるドータボードとの関係に着目する本発明の電子回路は、第1の半導体装置と前記第1の半導体装置よりも高速動作可能な第2の半導体装置とが配線基板のバスに共通接続状態で実装されて構成される。前記配線基板に対する前記第2の半導体装置の関係がマザーボードに対するドータボードの関係に対応される。 前記第2の半導体装置は、外部接続電極を介して前記バスに共通接続されるデータプロセッサチップ及びメモリチップを多層配線基板に有し、前記データプロセッサチップ及びメモリチップから前記外部接続電極に至る配線経路にバッファ回路を有する。前記バッファ回路は、前記データプロセッサチップによるメモリチップのアクセスに際して前記バスからの入力を遮断する。
【0039】
前記バッファ回路として、前記配線経路に夫々挿入されたアドレス出力バッファ、制御信号出力バッファ、及びデータ入出力バッファを採用してよい。前記データ入出力バッファに対しては前記データプロセッサチップによるメモリチップのアクセス指示に応答して高インピーダンス状態に制御してよい。前記バッファ回路は、前記メモリチップの動作選択に呼応して夫々高インピーダンス状態にされるアドレス入出力バッファ、制御信号入出力バッファ、及びデータ入出力バッファであってもよい。
【0040】
アドレス出力及びデータ入出力に対応される外部接続電極は前記バッファ回路が搭載される領域の裏面に配置してよい。
【0041】
前記メモリチップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極を相対的に多く配置してよい。
【0042】
上記によれば、マルチチップモジュールのような第2の半導体装置は高周波ノイズを緩和して高速動作が可能であって、高い耐外来ノイズ性能を有し、電子回路全体として高い信頼性を備え、それらを比較的低いコストで実現することができる。
【発明の効果】
【0043】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【0044】
すなわち、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることによって歩留まりや信頼性の向上に寄与することができる半導体モジュールを提供することができる。
【発明を実施するための最良の形態】
【0045】
《マザーボードとマルチチップモジュール》
図1にはマルチチップモジュールを用いた本発明に係る電子回路の一例が示される。同図に示される電子回路1は、特に制限されないが、デジタルコピー装置やカーナビゲーション装置等のように、画像処理のような高速なデータ処理を必要とする回路部分と、通信機能やシステムの監視機能を実現するためのさほど高速動作を要しない回路部分とが混在して実装されている回路である。
【0046】
図1に示される電子回路1は、配線基板2の図示を省略する配線パターンに、半導体モジュールとしてのマルチチップモジュール3、ASIC(Application Specified IC:特定用途向けIC)4,5、及び水晶発振子(OSC)6が実装されている。入出力コネクタ7は前記配線基板2の図示を省略する所定の配線パターンに接続され、電子回路1をその他の装置に結合可能にする。尚、コネクタ7は、図示の形態に限定されるものではなく、種々変更可能である。前記配線基板2は、例えばガラスエポキシ樹脂の表裏に2層程度の配線パターンが印刷されたローコストのプリント基板である。
【0047】
図22にはプリント基板としての前記配線基板2の一部が縦断面で例示される。ガラスエポキシ樹脂基板80の表面に銅配線81A,81B,81Cが形成され、裏面に銅配線82A,82Bが形成され、マルチチップモジュール3やASIC4,5などを実装するための接続部に利用される部分を除いて銅配線はソルダーレジスト層84で覆われて保護されている。図の例では、銅配線81Aがスルーホール83Aを介して銅配線82Aに接続され、銅配線81Cがスルーホール83Bを介して銅配線82Cに接続されて、表裏2層の配線層を用いた配線の様子が概略的に示されているが、これは配線構造の概略を示す一例であり、実際には所望の配線に応じて種々の配線パターンが形成されることになる。
【0048】
特に図示はしないが、電子回路1には一般的な高周波ノイズ対策として、バイパスコンデンサで電源ラインの高周波インピーダンスを高めたり、シールドフレームで取り囲んだりしてよいことは言うまでもない。
【0049】
前記マルチチップモジュール3は、底面に多数の外部接続電極が配列された多層配線基板10に夫々ベア(裸)チップとしてのデータプロセッサチップ11、メモリチップ12a〜12d、バッファチップ13a〜13e及び論理ゲートチップ14が実装され、比較的高速に動作される第2の半導体装置の一例とされる。第1実装基板とされるマザーボードとその上に装着される第2実装基板としてのドータボードとの関係に着目すると、第1の半導体装置と前記第1の半導体装置よりも高速動作可能な第2の半導体装置とが配線基板2のバスに共通接続状態で実装されて構成される。前記配線基板2に対する前記マルチチップモジュール3の関係がマザーボードに対するドータボードの関係に対応される。
【0050】
前記多層配線基板10は、図13、図20及び図21を用いて後述される様に、複数層の配線パターンを有し、例えば電源配線パターンやグランド配線パターンを全面一様に導体層としたベタパターンとする構造等によって信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができる。この多層配線構造は、それ自体で高周波ノイズの発生及び拡散をある程度抑制する機能を発揮することができる。この多層配線基板10が有する配線層は、同基板10の一方の面で外部接続電極に接続され、他方の面で前記ベアチップの実装パッドに接続される。尚、多層配線基板10の詳細については後述する。
【0051】
前記ASIC4,5はデータプロセッサチップ11の周辺回路として位置付けられ、通信や監視などの周辺機能を受け持つ回路とされ、前記第2の半導体装置よりも動作速度の遅い第1の半導体装置の一例とされる。ASIC4,5は例えばフラットパッケージに収納された半導体チップである。
【0052】
前記水晶発振子6はマルチチップモジュール3及びASIC4,5に対して動作基準となるクロック信号を供給する。図1に従えば、発振子6から出力される基準クロックは、基板2の配線6Iを介して、基板10に入力される。基板10に入力された基準クロックは、基板10内の配線を介してプロセッサチップ11へ供給されてデータプロセッサチップ11内のクロックパルス発生回路で所望の周波数、例えば200MHzとされデータプロセッサチップ11の動作クロックとされる。一方、データプロセッサチップ11は、メモリチップ12a〜12dの動作クロック及びASIC4,5の動作クロックを出力する。ASIC4,5用の動作クロックは、基板10から基板2内の配線6Oを介してASIC4,5へ供給される。マルチチップモジュール3及びASIC4,5は、入出力コネクタ7を経由して入力される命令やデータを受けて処理を開始する。処理の途中で、マルチチップモジュール1とASIC4,5とは、図示を省略する共通バスを介してデータの入出力を行う。マルチチップモジュール1やASIC4,5による最終的な処理結果は入出力コネクタ7から外部に出力される。
【0053】
図2にはマルチチップモジュール3を採用していない比較例に係る電子回路の外観が示される。マルチチップモジュール3の機能は図2の破線で囲まれた領域3Aに含まれる複数の半導体集積回路チップによって代替されている。即ち、図2の電子回路1Aは図1のマルチチップモジュール3の代わりに、夫々個別にパッケージされた半導体数積回路としてデータプロセッサ11A及びメモリ12Aa〜12Adが、配線基板2Aに実装されている。相対的に高速動作される前記データプロセッサ11A及びメモリ12Aa〜12Adと、比較的低速で動作すれば済むようなASIC4,5とは、共に配線基板2A上の同じバスに共通接続されている。図1のバッファチップ13a〜13eに相当するような回路は設けられていない。
【0054】
図2のように高速動作すべきデバイスと低速動作で済むデバイスが共通バスに接続されているとき、その共通バスを有する配線基板2Aの設計では、少なくとも、データプロセッサ11Aとメモリ12Aa〜12Adとの間を結ぶ配線が高速動作を要するため、電気的な特性や耐外来ノイズ性能を満足させたりするのに困難を伴うことになる。配線基板2Aを全て多層配線構造にすれば、その要求を満足できても著しくコストが上昇してしまう。このとき、図1に示されるように、高速動作を要する回路部分をマルチチップモジュール3で構成すれば、ASIC4,5等の残りの回路は高速動作を要しないため、配線基板2における高周波ノイズ対策のための設計負担を大幅に軽減することができる。
【0055】
図1の多層配線基板10に搭載されるチップ部品は、前述の如く、ここではICパッケージに封止されていないベアチップとされる。したがって、ここにパッケージされた部品に比較すると、占有面積が小さくなり、それに伴い回路内の配線に寄生する抵抗成分や容量成分などの遅延成分が小さくなり、高速動作に好適である。また大量の配線がマルチチップモジュール3内で完結するようになるため、配線基板2に残る配線本数も減り、結果として配線基板2の配線層数を減らすことが可能となる。これは配線基板2の製造コスト引き下げに寄与する。さらに前述したように複数個のベアチップを一つの多層配線基板10に実装して封止したマルチチップモジュール3を使用することにより、配線基板2自体の面積も小さくすることができる。マルチチップモジュール3はパッケージされたデータプロセッサ11Aの外形にほぼ等しい大きさであるから、配線基板2それ自体も小さくでき、携帯端末等の小型機器への組み込み用途に好適である。例えば、モジュール3のサイズは、27mm×27mmと小さくできる。
【0056】
また、製品の改良や品種展開に伴う変更も、搭載するマルチチップモジュールのみを修正するように当初から計画しておくことにより、電子回路の配線基板2の共通利用が可能となり、電子回路1全体の製造コストも低減する。即ち、電子回路1又は1Aの構成を変化させようとすると、図2の場合には配線基板2Aを全て設計し直すことになるが、図1の場合には、変更点をマルチチップモジュール3内に留めることにより、配線基板2の再設計を不要にできる。
【0057】
《耐ノイズ性能強化レイアウト》
図3にはマルチチップモジュールのチップレイアウトの一例が示される。図3において、比較的高速動作されるデータプロセッサチップ11及びメモリチップ12a〜12dと、比較的低速動作されるバッファチップ13a〜13e及び論理ゲートチップ14とは多層配線基板10に分離されて配置されている。特に、前記多層配線基板10のほぼ中央にデータプロセッサチップ11が配置され、前記データプロセッサチップ11を挟んで、一方に複数個のメモリチップ12a〜12dが、他方に複数個のバッファチップ13a〜13e及び論理ゲートチップ14が並列配置されている。尚、図示は省略されているが、モジュール基板上にバイパスコンデンサや発振防止用抵抗などの受動部品が必要に応じて搭しても支障のないことは言うまでもない。
【0058】
図4には図3に示されるマルチチップモジュールの底面が示される。多層配線基板10の底面には多数の外部接続電極が4列で周回するように配列されている。特に制限されないが、外部接続電極15は半田ボールで構成される。特に制限されないが、各外部接続電極15の直径は0.76ミリメーター(mm)とされ、各外部接続電極15の中心間の距離は1.27ミリメーターとされる。ここで採用した多層配線基板10は、特に制限されないが、ボールグリッドアレー(Ball Grid Array:以下BGA)と呼ばれる形式のICパッケージに類似した外形を採用している。例えば、256ピンのBGAパッケージに合わせてある。尚、マルチチップモジュール3がその他のパッケージ形式を使用してよいことは言うまでもない。
【0059】
図5にはマルチチップモジュールの外部接続電極に対する機能割り当ての状態が例示されている。図5の向きは図3に一致されている。
【0060】
図5において領域E5の裏面には大凡メモリチップ12a〜12dが配列されている。領域E1〜E4の裏面には大凡バッファチップ13a〜13e及び論理ゲートチップ14が配列されている。
【0061】
図5において黒丸印の外部接続電極15vsは回路のグランド電圧Vss供給端子(グランド端子)である。斜線丸印、平行線丸印の外部接続電極15da,15dbは1.8V、3.3Vの電源電圧vddの供給端子、白丸印の外部接続電極15sgは信号端子である。1.8Vの電源はデータプロセッサチップのCPUの動作電源とされる。その他の回路は原則的に3.3Vを動作電源とする。
【0062】
前記領域E1、E2の外部接続電極15sgは、信号変化が頻繁若しくは動きの多い信号であるデータ入出力、アドレス出力に割当てられている。これに対して、領域E3の外部接続電極15sgは、信号変化が穏やか若しくは動きの少ない信号である割り込み信号やデータ転送要求信号などのデータプロセッサチップのハンドシェーク信号などの入力及び出力に割当てられると共に、この領域E3は特に電源電圧Vddやグランド電圧Vssの供給に割当てられる電極15da,15db,15vsが相対的に多くされている。領域E4の外部接続電極15sgはチップセレクト信号等の出力、領域E5の外部接続電極15sgはライト信号やリード信号等の出力に割当てられている。また、信号用の外部接続電極15sgのうち、幾つかは電源用の外部接続端子15da,15db,15vsで大凡囲まれているものがある。これも信号のノイズ対策を企図したものである。尚、CKIOは、ASIC 4,5へのクロック出力端子であり、XTAL、EXTALは、発振子6への接続端子である。
【0063】
なお、図5において最内周で周回する1列の外部接続電極のほとんどは電源電圧とグランド電圧の供給に割当てられ、これは、多層配線基板10の中央部に実装されるデータプロセッサチップ11への電源供給を強化するためである。
【0064】
前記データプロセッサチップ11及びメモリチップ12a〜12dは比較的高速に若しくは頻繁に動作され、これに比べて前記バッファチップ13a〜13eや論理ゲートチップ14は比較的低速で動作され若しくは動作頻度が比較的少ない。図3のようにデータプロセッサチップ11を挟んでその両側にメモリチップ12a〜12dと、バッファチップ13a〜13e及び論理ゲートチップ14とをレイアウトすれば、高速動作領域と低速動作領域とが分離される。モジュール基板10上で高速動作領域と低速動作慮域とを分離すれば、多層配線10の裏面に配置される外部接続電極の機能を、高速動作領域の回路特性と低速動作領域の回路特性との相違に応じて決定することが可能になる。
【0065】
例えば、アドレス出力及びデータ入出力に対応される外部接続電極を、相対的に動作速度の遅いバッファチップ13a〜13e及び論理ゲートチップ14が搭載される領域の裏面E1,E2に配置する。マルチチップモジュールの動作上アドレス出力及びデータ入出力動作は高速に且つ頻繁に行われるから、そのような信号変化の頻繁な部分で発生するノイズの影響を高速動作領域の回路であるデータプロセッサチップ11及びメモリチップ12a〜12dが受けることを緩和することができる。これによって耐ノイズ性能が強化される。
【0066】
また、前記相対的に動作速度の速いデータプロセッサチップ11やメモリチップ12a〜12dが搭載される領域の裏面領域E3には電源電圧Vdd及びグランド電圧Vssの供給に割当てられる外部接続電極15da,15db,15vsを相対的に多く配置し、これに応じてその領域E3には信号入出力用に割当てられる外部接続電極15sgの数が相対的に少なくなる。これは、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分が、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけられていることを意味する。したがって、高速動作するデータプロセッサチップ11やメモリチップ12a〜12dが外来ノイズの影響を受けることを緩和することができる。この点においても、耐ノイズ性能が強化される。
【0067】
前記耐ノイズ性強化の観点は、前記電源電圧及びグランド電圧の供給に割当てられる動作電源用の外部接続電極の配置に対する疎密として把握することが可能である。電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極が密に配置されている。半導体集積回路チップ11,12a〜12d、13a〜13e,14における内部回路の充放電動作は、一般的には高速且つ頻繁に行われる程、電力消費も多くなるという相関がある。したがて、この観点に着目すれば、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極を密に配置すれば、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分は相対的に低速動作部分よりも高速動作部分から遠ざけられることになる。
【0068】
《耐ノイズ性能強化用バッファ》
図6には前記マルチチップモジュールの機能ブロック図を例示する。
【0069】
図7にはデータプロセッサチップとメモリチップとの接続態様の一例が端子対応で示される。
【0070】
前記メモリチップ12a〜12dは例えばSDRAMによって構成され、例えばデータプロセッサチップ11のメインメモリとして機能される。
【0071】
SDRAMは、特に図示はしないが、ダイナミック型メモリセルのマトリクスをメモリセルアレイに有し、クロック信号に同期して供給されるコマンド信号によってロウアクティブ、カラムアクティブリード、カラムアクティブライト、リフレッシュ等の動作が指示され、コマンドと一緒に供給されるアドレス信号或いは内部アドレスカウンタで生成したアドレス信号を用い、クロック同期でリード・ライト動作を行うようになっている。バースト動作が指示されれば、所定のバースト数のデータを連続リード又は連続ライトすることができる。SDRAM12a〜12dは、図7に例示されるように、アドレス入力端子A13〜A0及びデータ入出力端子I/O15〜I/O0の他に、アクセス制御信号の入力端子として、/CS(チップ選択)、/RAS(ロウアドレスストローブ)、/CAS(カラムアドレスストローブ)、/WE(ライトイネーブル)、CLKE(クロックイネーブル)、CLK(クロック)、DQML、DQMH(データマスク)を有する。DQML、DQMH(データマスク)はバーストライト動作において入力データをバイト単位でマスクする制御端子である。
【0072】
図6において、マルチチップモジュール3はモジュール内バス28としてデータバス28D、アドレスバス28A、及びコントロールバス28C1,28C2を有する。
【0073】
メモリチップ12a〜12dにはアドレスバス28Aに含まれる14ビットのアドレス信号線A[16:3]が共通接続される。メモリチップ12a〜12dとデータバス28Dの信号線とは16ビット単位で個別的に接続されている。16ビットの信号線D[15:0]はメモリチップ12aに、16ビットの信号線D[31:16]はメモリチップ12bに、16ビットの信号線D[47:32]はメモリチップ12cに、16ビットの信号線D[63:48]はメモリチップ12dに接続される。コントロールバス28C1はメモリチップ12a〜12dに接続する信号線群を総称する。例えば端子DQML、DQMH(データマスク)にはメモリチップ毎の個別信号が供給され、その他の端子/CS(チップ選択)、/RAS(ロウアドレスストローブ)、/CAS(カラムアドレスストローブ)、/WE(ライトイネーブル)等には各メモリチップに共通の信号が供給される。コントロールバス28C2はメモリチップに接続されない制御信号、例えば割込み信号、DMAリクエスト信号、DMAアクノリッジ信号などである。
【0074】
図7には、メモリチップ12a〜12dの前記端子と接続されるデータプロセッサチップ11の対応端子として、アドレス出力端子A16〜A3、データ入出力端子I/O63〜I/O0、そしてアクセス制御端子CKIO、CKE、/CSm、/RASm、/CASm、RD/WR、DQM7〜DQM0が示されている。
【0075】
前記データプロセッサチップ11は、日立製作所から発売されているSH7750が利用可能とされ、図8に例示されるように、システムバス20に中央処理装置(CPU)21及び浮動小数点演算ユニット(FPU)22を有し、システムバス20は、アドレス変換・キャッシュユニット23を介してキャッシュバス24にインタフェース可能にされる。CPU21はフェッチした命令を解読して制御信号を生成する命令制御部21A、及び命令制御部21Aの制御で整数演算を行う演算部21Bを有する。CPU21はフェッチした命令がFPU命令であるなら、必要なバスアクセス制御を行ってFPU22がオペランドをフェッチし、或いは演算結果をストアできるように制御したりする。FPU22はFPU命令を解読して、浮動小数点演算を行う。アドレス変換・キャッシュユニット23は論理アドレスを物理アドレスに変換するアドレス変換機構を有し、また、データキャッシュメモリ及び命令キャッシュメモリを有する。アドレス変換・キャッシュユニット23はキャッシュヒットであれば、ヒットに係る情報をシステムバス20に出力し、システムバス20の情報をキャッシュメモリにライトする。キャッシュミスヒットのとき、アドレス変換・キャッシュユニット23はバスステートコントローラ25に外部バスアクセスを指示し、これによってミスヒットに係る情報のリード又はライトを可能にする。
【0076】
前記キャッシュバス24はバスステートコントローラ25に接続される。バスステートコントローラ25は、キャッシュバス24からの指示に従って、内部バス26、外部バスインタフェース回路27、及びモジュール内バス28を介する外部アクセスを行い、或いは周辺バス29を介してSCI(シリアルコミュニケーションインタフェース)30、タイマ31、A/D32などの周辺回路をアクセスする。周辺バス29には割り込みコントローラ33、クロック発生回路34、DMAC(ダイレクトメモリアクセスコントローラ)35が接続されている。DMAC35は、CPU21による初期設定にしたがってバスステートコントローラ25を介して外部アクセスが可能にされる。データプロセッサチップ11はクロック信号CLKを動作基準クロック信号として、そのクロック信号に同期動作する。
【0077】
図6において、モジュール内バス28の前記データバス28D、アドレスバス28A、及びコントロールバス28C1には、バッファ回路として、例えば、データ入出力バッファ40、アドレス出力バッファ41、制御信号出力バッファ42、及び前記論理ゲートチップ14が挿入されている。データ入出力バッファ40は前記バッファチップ13a、13bで構成され、アドレス出力バッファ41は前記バッファチップ13c,13dで構成され、制御信号出力バッファ42は前記バッファチップ13eで構成される。前記データ入出力バッファ40は、データプロセッサチップ11によるメモリチップ12a〜12dのアクセスに際して入力を遮断する。
【0078】
図9にはアドレス出力バッファ41、制御信号出力バッファ42の1ビット分の構成が例示される。これは、トライステートバッファTB1,TB2が逆並列接続され、一方のトライステートバッファTB1はアンドゲートG1の出力で活性化制御され、他方のトライステートバッファTB2はアンドゲートG2の出力で活性化制御される。すなわち、バッファ41及び42はトライステート型バススイッチと見なすことができる。アンドゲートG1の2入力はハイレベルに固定され、トライステートバッファTB1は動作電源が投入されれば常時出力動作可能にされる。他方のアンドゲートG2は出力がローレベルに固定されているので、トライステートバッファTB2は高出力インピーダンス状態に固定される。これによって、動作電源投入後、常時出力動作可能な出力バッファが実現される。
【0079】
図10にはデータ入出力バッファ40の1ビット分の構成が例示される。これは、トライステートバッファTB1,TB2が逆並列接続され、一方のトライステートバッファTB1はアンドゲートG1の出力で活性化制御され、他方のトライステートバッファTB2はアンドゲートG2の出力で活性化制御される。すなわち、バッファ40は、入力及び出力が交差接続された一対のバススイッチと見なすことができる。前記論理ゲートチップ14は電源電圧Vddとチップ選択信号/CSを2入力とするナンドゲートG3を有する。前記アンドゲートG1,G2の一方の入力には前記ナンドゲートG3の出力反転信号が入力される。前記アンドゲートG1,G2の他方の入力には前記リード信号/RDの反転信号、非反転信号が入力される。
【0080】
データプロセッサチップ11によるメモリチップ12a〜12dのチップ選択動作は/CSのローレベルによって指示される。この状態で前記ナンドゲートG3の出力はハイレベルにされ、これに応答して双方のアンドゲートG1,G2の出力はローレベルにされるから、データ入出力バッファ40は高インピーダンス状態にされる。メモリチップ12a〜12dのチップ非選択状態(/CS=ハイレベル)では、/RDによるリード動作の指示に応答してアンドゲートG1の出力がハイレベルにされ、トライステートバッファTB1は外部からデータバス28Dへデータを入力可能にする。メモリチップ12a〜12dのチップ非選択状態(/CS=ハイレベル)において、/RDによるリード動作が指示されていないときはアンドゲートG2の出力がハイレベルにされ、トライステートバッファTB2がデータバス28Dから外部へデータを出力可能にされる。尚、図9及び図10に示されるバッファ回路は汎用バッファ回路HD74LVHC16245を利用して構成するため、ほぼ同一の回路構成とされている。汎用バッファ回路を用いないのであれば、同一な回路構成とされなくとも良い。
【0081】
前記データプロセッサチップ11とメモリチップ12a〜12dとが例えば100MHz以上の高速で動作されると、それによってモジュール内バス28にはノイズが入り込もうとする。最近の高速動作可能な半導体集積回路は、電源電圧を低くする傾向がある。これは消費電力を低く抑えるとともに、信号振幅を小さくすることによって、信号の変化にかかる時間を小さくし、高速動作を可能にするためである。しかし、信号の振幅が小さくなると、外来ノイズの影響を受けやすくなるという問題がある。このような高周波ノイズに対して、前述の通り、第1に、データプロセッサチップ11やメモリチップ12a〜12dなどの高速動作デバイスを選んで耐ノイズ特性の優れた多層配線構造のマルチチップモジュール化した。第2にマルチチップモジュールに対して耐ノイズ性能を強化したチップ及び外部接続端子15のレイアウトを採用した。その上で、モジュール内バス28D、28A、28C1に上述のバッファ回路40,41,42、14を挿入した。バッファ回路40,41,42、14は、マルチチップモジュール3それ自体に対する前記第1及び第2の耐ノイズ特性強化策に対し、配線基板2からモジュール内バスにノイズが注入されるのを抑制して、更に万全のノイズ対策を施そうとするものである。
【0082】
上記観点によるバッファ回路40,41,42、14の作用を説明する。上記より明らかなように、前記外部接続電極15に向けてアドレス信号を出力するアドレス出力バッファ41及び前記外部接続電極15に向けてアクセス制御信号を出力する制御信号出力バッファ42は、常時信号入力を抑止しているから、外部接続電極15からそれを介して高周波ノイズの流入はない。更に、前記メモリチップの動作選択に呼応して高インピーダンス状態にされるデータ入出力バッファ40も外部接続電極15からモジュール内バスを介して外来ノイズがメモリチップに流入し難くする。したがって、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊に対する抑止機能を強化することができる。さらに、前記メモリチップの動作選択に応答して高インピーダンス状態に制御すればよいから、簡単な制御で済む。
【0083】
以上により、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊防止を強化することができる。
【0084】
図17にはマルチチップモジュールの別の機能ブロック図を例示する。同図に示されるマルチチップモジュール3extは、図6のマルチチップモジュール3に対して、マルチチップモジュール3extの外部に配置されたバスマスタとしての外部デバイス(例えば、カーナビゲーションシステムなどで地図データをCD−ROMから読出すデバイス、文字放送のデータを抜き出すデバイス)43extによってマルチチップモジュール3extの内部をアクセス可能にしたものである。例えば、マルチチップモジュール3extは、グラフィックアクセラレータ11extを含み、更に、モジュール内バス28の前記データバス28D、アドレスバス28A、及びコントロールバス28C1には、バッファ回路として、データ入出力バッファ40ext、アドレス入出力バッファ41ext、制御信号入出力バッファ42ext、及び前記論理ゲートチップ14extが挿入されている。バス調停回路はデータプロセッサチップ11が有し、外部デバイス43extは、バスリクエスト信号BREQをデータプロセッサチップ11に供給してバス権を要求し、外部デバイス43extに対するバス権の承認はバスアクノリッジ信号BACKによって外部デバイス43extに返される。尚、前記バスリクエスト信号BREQ及びバスアクノリッジ信号BACKは制御バス28C1経由で入出力されるように図示されているが実際はバス28C2を介して入出力されるものであると理解されたい。
【0085】
図18には入出力バッファ40extとそれを制御する論理ゲートチップ14extの一部が例示され、図19には入出力バッファ41ext,42extとそれを制御する論理ゲートチップ14extの一部が例示されている。図9及び図10と同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。
【0086】
前記入出力バッファ40ext,41ext,42extは、ナンドゲートG3に前記チップ選択信号/CSが供給され、図10と同様に、データプロセッサチップ11によるメモリチップ12a〜12dのアクセスに際して入力が遮断される。
【0087】
図19に示されるように前記入出力バッファ41ext,42extは、データプロセッサチップ11がバス権を獲得しているときトライステートバッファTB2が非活性にされることにより、出力バッファとして機能される。
【0088】
データ入出力バッファ40extはデータプロセッサチップ11がバス権を獲得するか、外部デバイス43extがバス権を獲得するかによってリード・ライトによるデータ方向が逆になる。これをサポートするために、図18に例示されるように、バスアクノリッジ信号/BACKがネゲート状態(データプロセッサチップ11がバス権保有)のとき、データプロセッサチップ11が出力するリード信号/RDを選択し、バスアクノリッジ信号/BACKがアサート状態(外部デバイス43extがバス権保有)のとき、外部デバイス43extが出力するライト信号/WRを選択するマルチプレクサMPXが設けられている。
【0089】
図18及び図19の例では外部デバイス43extはグラフィックアクセラレータ11extをアクセスすることが可能になる。但し、外部デバイス43extは前記チップ選択信号/CSをアサートしてSDRAM12a〜12dをアクセスすることはできない。チップ選択信号/CSのアサートによって入出力バッファ40ext,41ext,42extが高インピーダンス状態にされるからである。特に図示はしないが、バス権を取得した外部デバイス43extが前記チップ選択信号/CSをアサートしてSDRAM12a〜12dをアクセスできるようにするには、図18及び図19におけるナンドゲートG3を2入力ノアゲートに代え、一方の入力にはチップ選択信号/CSを、他方の入力にはバスアクノリッジ信号/BACKの反転信号を入力するように構成すればよい。
【0090】
図17の構成においても、図6と同様に、高周波ノイズに対して、多層配線構造によるマルチチップモジュール化し、マルチチップモジュールに対して耐ノイズ性能を強化したチップ及ぶ外部接続端子15のレイアウトを採用し、その上で、モジュール内バス28D、28A、28C1に上述のバッファ回路40ext,41ext,42ext、14extを挿入したものである。バッファ回路40ext,41ext,42ext、14は、マルチチップモジュール3extそれ自体に対する前記第1及び第2の耐ノイズ特性強化策に対し、配線基板2側からモジュール内バスにノイズが注入されるのを抑制して、更に万全のノイズ対策を施すものである。したがって、バッファ回路40ext,41ext,42extはメモリチップの動作選択に呼応して高インピーダンス状態にされるから、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊に対する抑止機能を強化することができる。
【0091】
《アドレス遅延対策》
図3に基いて説明したようにマルチチップモジュールのデバイス搭載領域を高速動作領域と低速動作領域を分ける場合に、メモリチップ12a〜12dへの並列アドレス入力タイミングを揃えることを考慮することができる。
【0092】
例えば図11に例示されるように、メモリチップ12a〜12dのボンディングパッド50がチップ51のほぼ中央部に長手方向に沿って一列に配置されている場合、アドレスバス28Aの信号線A[16:3]を、ボンディングパッド50の配列方向に対して交差する方向に延存在させて、順次アドレス系のボンディングパッド50に結合する。図11において52A〜52Dは複数個のメモリバンクを構成するメモリアレイ、53は電源系制御回路、54はデータ系制御回路、55はコマンド系制御回路、56はアドレス系制御回路である。尚、信号線A[16:3]はA16〜A3の計14本のアドレス線を示している。
【0093】
図12にはメモリチップ12a〜12dとアドレスバス28Aの信号線A[16:3]との接続状態がマルチチップモジュール3全体で示されている。同図ではコントロールバス28C1,28C2の図示を省略してある。
【0094】
上記センタパッド形式で一列に配置されたアドレス系ボンディングパッドに対するアドレス信号線のレイアウト構成によれば、アドレスバス28Aに並列して伝播されるアドレス信号は、メモリチップ毎12a〜12dに、並列の各ビットが同じタイミングでアドレス系ボンディングパッドに到達する。したがって、高速動作されるべきSDRAMのようなメモリチップ12a〜12dの配置に最適である。
【0095】
図12に示される構成は、データプロセッサチップ11は、16本のデータ線D[15:0]を介してメモリチップ12aに、16本のデータ線D[31:16]を介してメモリチップ12bに、16本のデータ線D[47:32]を介してメモリチップ12cに、16本のデータ線D[63:48]を介してメモリチップ12dに結合される。データ線D[31:16]及び[15:0]はバッファ回路13a及び13bに結合される。一方26本のアドレス線A[25:0]はバッファ回路13c及び13dに結合する。
【0096】
《多層配線構造》
図13には前記多層配線基板における多層配線構造の一例が示される。
【0097】
多層配線基板10は、複数の配線層を有するコア層又はベース層60の表裏に、夫々同じ層数の配線層が積み重ねられたビルドアップ層61,62を生成した構造を有する。コア層60の表裏に層数の等しいビルドアップ層61,62を形成することによる表裏の対称性により、モジュール基板3の熱による反りを良好に防止できる。
【0098】
前記コア層60は、例えばガラスエポキシ樹脂を介して4層の銅からなる配線層60A〜60Dを積層して構成される。一方のビルドアップ層61は、コア層60の上面に更にエポキシ樹脂を介して3層の銅からなる配線層61A〜61Cを積層して構成される。他方のビルドアップ層62も同様に、コア層60の底面に更にエポキシ樹脂を介して3層の銅からなる配線層62A〜62Cを積層して構成される。上記配線層は相互に必要な接続を採るためにスルーホール等で適宜結合されている。
【0099】
特に、所定の配線層60A〜60Dは選択的に設けられたスルーホール部を除き、全面一様に導体層としたベタパターンで形成された電源配線パターンやグランド配線パターンとされ、信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができるように考慮されている。詳細については、図20及び図21を用いて後に説明される。
【0100】
ビルドアップ層61の最上層は前記データプロセッサチップ11などの半導体集積回路チップ64を搭載のために利用する実装パッドの部分を除いてソルダーレジスト層などの絶縁層(若しくは保護層)63で覆われている。半導体集積回路チップ64の金(Au)からなるバンプ電極65は後述する異方導電性フイルム66を介して実装パッドに導電接続され、且つ異方導電性フイルム66を介してビルドアップ層61の表面に固定されている。
【0101】
ビルドアップ層62の表面は外部接続電極15を形成する部分を除いてレジスト層などの絶縁層67で覆われている。レジスト層67から露出された配線層62Cの部分には半田ボールで外部接続電極15が形成さている。
【0102】
ビルドアップ層61及び62は、コア層60にエポキシ樹脂をつけて、所望の部分にスルホールを形成し、その上面に銅からなる配線パターンを形成する工程を繰り返すことによって形成される。更に詳しく説明すると、ビルドアップ層は、以下のようにして形成される。まず、コア層60を、エポキシ樹脂溶液に浸し、コア層60の表裏に1層目のエポキシ樹脂層を形成する。そして、配線接続部に対応する部分のエポキシ樹脂層にスルーホールを形成するため、適当なエッチングマスクを用いてエッチングを行う。その後、配線層61Cまたは62Cを構成する銅からなる金属膜を形成し、エッチングを行うことによって、配線層61Cまたは62Cを形成する。上記工程を順次行うことによって、配線層61A又は62Aまで形成する。その後、ソルダーレジスト膜の様な絶縁膜63及び67を選択的に形成する事によって、ビルドアップ層61及び62が形成される。
【0103】
仮に片面にビルドアップ層を生成した基板では、コア層とビルドアップ層の熱に対する特性が異なるため、マルチチップモジュールの実装時に発生する熱応力などの影響でマルチチップモジュールが反る虞がある。そうすると、基板内のいずれかの層に又はコア層とビルドアップ層との剥離が発生したり、内部の配線の断線が発生する場合もある。図13で説明したように、コア層60の両面にビルドアップ層61,62を生成した基板では、表裏両面の熱に対する特性が等しくなるため、熱応力の影響を低く抑えることが可能となる。したがって、層間剥離や配線の破壊の可能性を低減することが可能になり、信頼性の高いマルチチップモジュールを実現することが可能になる。
【0104】
コア層60の厚さと各ビルドアップ層61及び62の厚さとを合計した多層配線基板10の厚さは、特に制限されないが、1.22ミリメートルとされる。さらに、上記多層配線基板10の一方の表面に配置されるデータプロセッサチップ11、メモリチップ12a〜12d、バッファチップ13a〜13dないしは論理ゲートチップ14のうち最もチップ厚のあついものの裏面と上記多層配線基板10の他方の表面に形成される各外部接続電極15と間の距離、すなわち、マルチチップモジュール3の高さは2.3ミリメートルとされる。その結果、マルチチップモジュール3の実装高さは、2.7ミリメートル以下にされる。
【0105】
それによって、携帯電話器やハンドヘルドコンピュータなどのように、小型・薄型・軽量のような各要素が要求される電子機器内に設けられる実装基板へのマルチチップモジュール3の実装が容易に行うことができる。
【0106】
尚、図13には示されないが、以下のような電源接続形態もある。たとえば、半導体チップ11に設けられた電源端子乃至接地端子が、図13のようにスルーホールを介して直線的に、接続端子15(グランド端子)乃至接続端子15(電源1端子)に接続できない場合もある。この場合、半導体チップ11に設けられた電源端子乃至接地端子から、一旦、コア層60内に形成された配線層60A(グランド層)又は60D(グランド層)、乃至配線層60B(電源1層層)又は配線層60C(電源2層)に接続される。その後、マルチチップモジュール基板10の対応する接続端子15(グランド端子)、接続端子15(電源1端子)乃至接続端子15(電源2端子)の接続可能な部分に対応する配線層60A(グランド層)、60D(グランド層)、配線層60B(電源1層層)及び配線層60C(電源2層)から直線的に接続端子15(グランド端子)、接続端子15(電源1端子)乃至接続端子15(電源2端子)へ接続される。
【0107】
図20は、図13をさらに詳しく説明するための図面であって、半導体集積回路チップ64に設けられたグランド端子(GND)乃至電源端子(VDD、3.3V、1.8V)などの金バンプ電極65と上記多層配線基板10に形成される各外部接続電極15との接続関係を示している。
【0108】
同図に示されるように、半導体集積回路チップ64に設けられたグランド電位の供給されるべき端子65は、ビルドアップ層61に設けられた配線61A、61B、61C及びビルドアップ層62に設けられた配線62A、62B、62Cを介して、グランド電位(接地電位:0V)が供給されるべきグランド端子としての半田バンプ電極15に接続される。上記配線層61Cは、コア層60に形成されたスルーホールTHの部分において配線層60A及び60Cに電気的に結合され、その結果配線層60A及び60Cはグランド電位が供給されるグランド層とされる。
【0109】
一方、半導体集積回路チップ64に設けられた電源電位(1.8V)の供給されるべき端子65は、ビルドアップ層61に設けられた配線61A、61B、61C及びビルドアップ層62に設けられた配線62A、62B、62Cを介して、電源電位(1.8V)が供給されるべき電源2端子としての半田バンプ電極15に接続される。上記配線層61Cは、コア層60に形成されたスルーホールTHの部分において配線層60Dに電気的に結合され、その結果配線層60Dは電源電位(1.8V)が供給される電源2層とされる。
【0110】
なお、同図には図示されないが、半導体集積回路チップ64に設けられた電源電位(3.3V)の供給されるべき端子65は、ビルドアップ層61に設けられた配線61A、61B、61C及びビルドアップ層62に設けられた配線62A、62B、62Cを介して、電源電位(3.3V)が供給されるべき電源1端子としての半田バンプ電極15に接続される。上記配線層61Cは、コア層60に形成されたスルーホールTHの部分において配線層60Bに電気的に結合され、その結果配線層60Bは電源電位(1.8V)が供給される電源1層とされる。
【0111】
このように、コア層60A内に形成された配線層60A〜60Dは、電源電位(3.3V、1.8V)乃至グランド電位に結合され、先述のように、ノイズを低減する効果が発生する。
【0112】
図21は、図13をさらに詳しく説明するための図面であって、半導体集積回路チップ64に設けられた信号端子としての金バンプ電極65と上記多層配線基板10に形成される各外部接続電極15との接続関係を示している。
【0113】
同図に示されるように、半導体集積回路チップ64に設けられた信号2の供給されるべき端子65(信号2)または65(信号5)は、ビルドアップ層61に設けられた配線61A、61B、61C及びビルドアップ層62に設けられた配線62A、62B、62Cを介して、信号2が供給されるべき信号端子としての半田バンプ電極15(信号2)に接続される。上記配線層61C乃至62Aは、コア層60に形成されたスルーホールTHの部分において、配線層60A〜60Dには電気的に結合されず、上記配線層61C〜62AはスルーホールTHの部分において電気的に結合している。なお、各信号1,3,4及び6の供給されるバンプ65も、図示されない部分において、同様に、所望のバンプ電極15に電気的に結合される。
【0114】
《マルチチップモジュールの組み立て》
前記マルチチップモジュール3をフリップチップ方式で組み立てる法方について説明する。
【0115】
図14にはフリップチップ方式でモジュール基板にベアチップを実装する過程における幾つかの要所を示してある。図15にはバンプ電極65と実装パッド71と接合部の断面構造が例示される。
【0116】
図14の(A)には代表的に1個のベアチップとしての半導体集積回路チップ64が例示されている。65で示されるものはバンプ電極である。バンプ電極65は半導体集積回路チップ64のボンディングパッド73(図15参照)に形成され、バンプ電極65の表面は例えば金メッキされている。
【0117】
モジュール基板10の表面には図14の(B)のように前記バンプ電極65が載置されて導電接続される前記実装パッド71が露出されている。実装パッドの表面は例えば金メッキされている。
【0118】
前記実装パッド71の表面には図14の(C)のように異方導電性フィルム66が貼り付けられる。異方導電性フィルム66は熱硬化性樹脂にニッケル粒子等の導電性微粒子が分散されて混在された熱硬化性の樹脂のフィルムである。この異方導電性フィルム66に厚み方向に力を作用すると、図15に例示されるように弾性的に変形し、その部分に含まれている導電性微粒子が連鎖して接触することにより、当該部分だけに導電性が得られるようになっている。この状態は熱で硬化されることによって維持され、また、その熱硬化性によって接着作用も発揮する事になる。基板に貼り付けられる異方導電性フィルム43の大きさは接続されるICチップの大きさに合わせて決めればよい。
【0119】
最後に、図14の(D)に示されるように、ベアチップとしての半導体集積回路チップ64のバンプ電極65がモジュール基板10上の所定の実装パッド71に接合するように異方導電性フィルム66の上に圧着する。この後、熱を加え、異方導電性フィルム66を硬化させることにより、図15の断面構造で示されるように、半導体集積回路チップ64が張付けられ、バンプ電極65と実装パッド71との導電接続が完了する。
【0120】
図3に例示されるマルチチップモジュール3を組み立てるとき、前記データプロセッサチップ11、メモリチップ12a〜12d、バッファチップ13a〜13e、及び論理ゲートチップ14の合計11個のベアチップを、図14で説明したように1個づつモジュール基板10に実装するならば、1個のベアチップ毎に1枚づつ別々の異方導電性フィルム66を張付けたり、その上にベアチップを圧着したり、熱硬化させたりする処理を、夫々11回繰り返さなければならず、作業効率は極めて低くなる。
【0121】
そこで、組み立て工数低減の観点より、モジュール基板10には、高さ寸法がほぼ等しい半導体集積回路チップ、例えば同種の半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なように実装パッドをグループ化して配列する。そして、前記グループ化された実装パッド毎に異方導電性フィルムを貼り付け、貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とを導電接続する。例えば、ベアチップを図3のように配置したマルチチップモジュール3の場合、図16に例示されるように、メモリチップ12a〜12dのアレイを1グループとして1枚の異方導電性フィルム66Aを貼り付け、バッファチップ13a〜13e及び論理ゲートチップ14のアレイを1グループとして1枚の異方導電性フィルム66Bを貼り付け、データプロセッサ11のためには単独で1枚の異方導電性フィルム66Cを貼り付ける。そして各グループ毎に、対応するベアチップのバンプ電極65が対応する実装パッド71に接合するように異方導電性フィルムの上にベアチップを圧着し、まとめて熱を加え、異方導電性フィルムを硬化させる。したがって、異方導電性フィルム66A,66B,66Cの貼り付け回数や、異方導電性フィルム66A,66B,66Cに対するベアチップの圧着回数若しくは圧着加熱回数を夫々3回程度に減らすことができる。したがって、マルチチップモジュール3の組み立てる工程数を少なくすることができる。組み立て工程の簡素化は、マルチチップモジュールの歩留まりや信頼性の向上に寄与する。更にマルチチップモジュールの製造コストを低減することが可能になる。
【0122】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【0123】
例えば、マルチチップモジュールに実装される半導体集積回路チップはベアチップに限定されず、CSP(チップ・サイズ・パッケージ)等の小型若しくは薄型のパッケージで封止されたものであってもよい。また、メモリチップの用途はメインメモリやキャッシュメモリに限定されず、データプロセッサがアクセスする用途であればよい。また、マルチチップモジュールは、その他に、データプロセッサの処理負担を軽減するための演算処理装置であるアクセラレータ、例えばグラフィックス処理、エラー訂正処理、圧縮処理などのための回路チップを一緒に実装してもよい。また、モジュール基板に実装されるメモリチップの数、バッファチップに数、データプロセッサの数などは上記説明に限定されない。
【0124】
本発明は、画像処理等のように高速のデータ処置を行う、画像処理装置、音声処理装置、マルチメディア機器、更には通信や画像表示等を行う形態情報端末若しくは携帯通信端末等に広く適用することができる。
【図面の簡単な説明】
【0125】
【図1】図1はマルチチップモジュールを用いた本発明に係る電子回路の一例を示す外観図である。
【図2】図2はマルチチップモジュールを採用していない比較例に係る電子回路の外観図である。
【図3】図3はマルチチップモジュールのチップレイアウトの一例を示す平面図である。
【図4】図4は図3に示されるマルチチップモジュールの底面図である。
【図5】図5はマルチチップモジュールの外部接続電極に対する機能割り当ての状態を例示する説明図である。
【図6】図6はマルチチップモジュールのブロック図である。
【図7】図7はデータプロセッサチップとメモリチップとの接続態様の一例を端子対応で示す説明図である。
【図8】図8はデータプロセッサチップの一例を示すブロック図である。
【図9】図9は出力バッファの論理回路図である。
【図10】図10は入出力バッファ及び論理ゲートチップのブロック図である。
【図11】図11はセンタパッドのメモリチップのボンディングパッドに対するアドレス信号線の配置を例示する平面図である。
【図12】図12はメモリチップとアドレスバスの信号線との接続状態をマルチチップモジュール3全体で示した説明図である。
【図13】図13は多層配線基板における多層配線構造の一例を示す断面図である。
【図14】図14はフリップチップ方式でモジュール基板にベアチップを実装する過程における幾つかの要所を示した説明図である。
【図15】図15はバンプ電極と実装パッドと接合部の断面構造を例示する断面図である。
【図16】図16はベアチップのグループごとに異方導電性フィルムを貼り付けて複数のベアチップを実装する状態を示したマルチチップモジュールの説明図である。
【図17】図17はマルチチップモジュールの別の機能ブロック図である。
【図18】図18は図17のデータ入出力バッファとそれを制御する論理ゲートチップの一部を例示する論理回路図である。
【図19】図19は図17のアドレス入出力バッファ及び制御信号入出力バッファとそれを制御する論理ゲートチップの一部を例示する論理回路図である。
【図20】図20は半導体集積回路チップに設けられたグランド端子乃至電源端子などの金バンプ電極と多層配線基板に形成される各外部接続電極との接続関係を示す図13の詳細説明図である。
【図21】図21は半導体集積回路チップに設けられた信号端子としての金バンプ電極と多層配線基板に形成される各外部接続電極との接続関係を示す図13の詳細説明図である。
【図22】図22はプリント基板としての配線基板の一例を示す断面図である。
【符号の説明】
【0126】
10 モジュール基板
11 データプロセッサチップ
12a〜12d メモリチップ
13a〜13e バッファチップ
14 論理ゲートチップ
66A,66B,66C 異方導電性フィルム
【特許請求の範囲】
【請求項1】
一方の面に複数個の外部接続電極が配列されたモジュール基板の他方の面に実装パターンが形成され、
前記実装パターンは、高さ寸法のほぼ等しい半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なグループ化されたパターンを有し、
前記グループ化されたパターン毎に貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とが導電接続されて成るものであることを特徴とする半導体モジュール。
【請求項1】
一方の面に複数個の外部接続電極が配列されたモジュール基板の他方の面に実装パターンが形成され、
前記実装パターンは、高さ寸法のほぼ等しい半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なグループ化されたパターンを有し、
前記グループ化されたパターン毎に貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とが導電接続されて成るものであることを特徴とする半導体モジュール。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2007−165928(P2007−165928A)
【公開日】平成19年6月28日(2007.6.28)
【国際特許分類】
【出願番号】特願2007−37456(P2007−37456)
【出願日】平成19年2月19日(2007.2.19)
【分割の表示】特願2001−544119(P2001−544119)の分割
【原出願日】平成11年12月10日(1999.12.10)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年6月28日(2007.6.28)
【国際特許分類】
【出願日】平成19年2月19日(2007.2.19)
【分割の表示】特願2001−544119(P2001−544119)の分割
【原出願日】平成11年12月10日(1999.12.10)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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