【課題】浅い接合領域上に、低抵抗で均一なニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成し、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ₂Ｓｉで表される第１のニッケルシリサイド層を形成し、前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェットエッチング処理により除去し、前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する。 （もっと読む）

【課題】浅い接合領域上に、浅いニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜で画成されたシリコン面上に金属ニッケル膜を堆積し、シラン雰囲気中、２２０℃を超えない温度で熱処理し、組成がＮｉ₂Ｓｉのシリサイド層を、接合領域との界面および金属ニッケル膜表面に、未反応の金属ニッケル膜が残るように形成した後、前記未反応の金属ニッケル膜をエッチング除去し、熱処理してニッケルモノシリサイド層に変換する。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】電界効果型トランジスタとキャパシタとをナノワイヤを用いて構成した新規な回路装置を提供する。
【解決手段】電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、導電性を有する第２のナノワイヤからなる第１の電極と、前記第１の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第２の電極とを含み構成され、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されている。 （もっと読む）

【課題】高ｋ誘電体を含むゲート・スタック上において熱に対して安定な新規の金属化合物であって、金属炭化物の場合に起こるような炭素拡散を引き起こさない金属化合物を提供すること。
【解決手段】仕事関数が約４．７５から約５．３、好ましくは約５ｅＶであるｐ型金属であり、高ｋ誘電体とインタフェース層とを含むゲート・スタック上で熱に対して安定なＭＯ_ｘＮ_ｙを含む金属化合物、およびこのＭＯ_ｘＮ_ｙ金属化合物を製作する方法が提供される。さらに、本発明のＭＯ_ｘＮ_ｙ金属化合物は、１０００℃において非常に効率的な酸素拡散障壁であり、ｐ金属酸化物半導体（ｐＭＯＳ）デバイスにおいて、非常に攻撃的な等価酸化膜厚（ＥＯＴ）および１４Å未満の反転層厚を可能にする。上式で、Ｍは元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘは約５から約４０原子％、ｙは約５から約４０原子％である。 （もっと読む）

【課題】電界効果トランジスタの電気的特性を安定化することができ、信頼性が高く、さらに設計の自由度が向上した半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板１０２上に、ゲート絶縁膜１２４と、ポリシリコン粒子１２５からなるゲート電極１２６と、を順に積層してなるゲート電極部を備える電界効果トランジスタを有し、ゲート絶縁膜１２４の膜厚は１．６ｎｍ以下であり、ゲート絶縁膜１２４近傍のポリシリコン粒子１２５の平均グレインサイズは１０ｎｍ以上１５０ｎｍ以下である。 （もっと読む）

【課題】 製造方法が容易なデュアルメタルゲート構造を実現することができ、ＣＭＯＳデバイス等の特性向上に寄与する。
【解決手段】 基板上に、ｐチャネルＭＩＳトランジスタ５１とｎチャネルＭＩＳトランジスタ５２を具備した半導体装置であって、ｐチャネルＭＩＳトランジスタ５１のゲート電極３２の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、ｎチャネルＭＩＳトランジスタ５２のゲート電極５３の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下である。 （もっと読む）

【課題】均一なシリサイド相を有するＦＵＳＩゲート電極を備えた半導体装置の製造方法を提供する。
【解決手段】ゲート用シリコン層１０２が形成された基板１００上にＮｉ膜１０５を堆積後、ゲート用シリコン層１０２の上方にマスク１０６を形成する。次いで、Ｎｉ膜１０５にエッチング１０７を施し、ゲート用シリコン層１０２上にＮｉ膜１０５を残す。これにより、ゲート用シリコン層１０２の側上方からのＮｉの供給を制限する。続いて、熱処理を行ってゲート用シリコン層１０２全体をシリサイド化する。 （もっと読む）

【課題】半導体装置のソース／ドレインとゲートおよびウェル間の漏洩電流を低減する。
【解決手段】電界効果トランジスタ２は、ゲート電極４のいずれかの側面に配置された第１および第２ソース／ドレイン領域２８を備え、第１および第２ソース／ドレイン領域２８に挟まれた、ゲート電極４の直下に位置する半導体基板２４内に、チャネル領域２６が形成される。基板上にゲート酸化物層２２が形成される。ゲート電極４は、ゲート酸化物層２２の表面と接触しており、少なくとも第１導電体層１０および第２導電体層１２を備える。第１導電体層１０および第２導電体層１２は互いに異なる仕事関数を有する材料から構成されている。ゲート電極４の第１導電体層１０はゲート酸化物層２２表面の第１部分４０と接触しており、第２導電体層１２はゲート酸化物層の表面の第２部分４２と接触している。第１導電体層１０は、さらに第２導電体層１２と導電接続されている。 （もっと読む）

小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータを使用する方法が提供される。この方法は、ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせることを含んでいる。ＣＪＦＥＴは、順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作し、ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する。ＣＪＦＥＴインバータの伝搬遅延は、ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である。
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【課題】コンタクト不良を防止しつつ応力膜を用いて効果的にチャネル形成領域に応力を印加することにより、MISFETの駆動力の向上を図る。
【解決手段】半導体基板１上に形成されたMISFETのゲート電極部２０ｎ及び２０ｐの側面上には絶縁性のサイドウォールスペーサ９が形成されている。ゲート電極部２０ｎ及び２０ｐの高さは、それぞれの側面上に設けられたサイドウォールスペーサ９の上端より低い。MISFET上にゲート電極部２０ｎ及び２０ｐを覆うように、チャネル形成領域に応力を発生させる応力膜１３が形成されている。応力膜１３におけるゲート電極部２０ｎ及び２０ｐ上に形成されている部分の膜厚が、その他の部分の膜厚よりも厚い。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴデバイスのチャネル内に圧縮応力をもたらし、ｎ型ＭＯＳＦＥＴデバイスのチャネル内に引張応力をもたらす応力層が、各々のゲート・スタックに重ねられている、隣接するｐ型ＭＯＳＦＥＴデバイスおよびｎ型ＭＯＳＦＥＴデバイスを含む構造および製造方法を提供すること。
【解決手段】ｐ型ＭＯＳＦＥＴデバイスまたはｎ型ＭＯＳＦＥＴデバイスのうちの一方が、隣接する他方のデバイスの高さよりも低い高さを有し、２つのデバイスのうちの低い方が、低い方のデバイスに重ねられた応力層内の不連続部すなわち開口部によって境界が画定されている。デバイスを形成するための好ましい一方法では、ゲート・スタック下の基板内に第１のタイプの応力を形成するために、異なる高さを有するゲート・スタック上に単一の応力層が形成され、第２のタイプの応力が低い方のゲート・スタックの下に形成されるように、低い方のゲート・スタックからある距離のところの応力層内に開口部が形成される。 （もっと読む）

【課題】高精度でメタルゲート電極の仕事関数を制御することができる、メタルゲート電極を用いたＭＯＳ型の半導体装置を提供すること。
【解決手段】半導体基板１０と、半導体基板１０の主面に絶縁膜１６を介して形成されたメタルゲート電極２５と、主面にメタルゲート電極を挟んでそれぞれ形成されたソース電極３３およびドレイン電極３４とを有するＭＯＳ型の半導体装置において、メタルゲート電極２５は、金属窒化物膜１７とその金属窒化物の金属と同じ金属からなる金属膜１８との２層構造を形成した後に金属窒化物膜１７の窒素を金属膜に固相拡散させることにより形成される。 （もっと読む）

【課題】メタルゲート電極をメタルの凝集なく仕事関数変調により形成する。
【解決手段】本発明の例に関わる半導体装置の製造方法は、半導体基板１００上にゲート絶縁層１０２を形成する工程と、ゲート絶縁層１０２上に第１メタル層１０３を形成する工程と、第１メタル層１０３上に第２メタル層１０４を形成する工程と、第２メタル層１０４上に第２メタル層１０４よりも高い融点を持つ材料からなるキャップ層１０５を形成する工程と、熱処理により第２メタル層１０４内の元素をゲート絶縁層１０２と第１メタル層１０３との界面に析出させて析出層１０７を形成する工程とを備える。 （もっと読む）

半導体デバイスに対し、自己整合ショットキー接合（２９）を形成する方法である。ゲートエッチング及びスペーサ形成の後、接合領域を画成する凹所を半導体基板（１０）に形成し、そこに、ＳｉＧｅ層（２２）を選択的に成長させる。その後、誘電体層（２４）をゲート（１４）及びＳｉＧｅ層（２２）の上に設け、コンタクトエッチングを行って、コンタクトホール（２６）を形成してから、ＳｉＧｅの材料（２２）を除去して、接合領域にキャビティ（２８）を作成する。最後に、キャビティ（２８）を金属で満たして、接合（２９）を形成する。このようにして、抵抗率が比較的低く、形状及び位置を良好に制御することができる、ショットキー接合を自己整合で形成する方法が提供される。
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【課題】チャネル領域に作用するストレスがゲート電極のレイアウトに依存するのを抑制する。
【解決手段】半導体装置は、基板１１と、基板１１に設けられた半導体領域１３と、半導体領域１３に設けられ、かつ、第１の方向に延在しかつ半導体領域１３上にゲート絶縁膜を介して設けられたゲート電極をそれぞれが有する複数のＭＩＳトランジスタを含むトランジスタ群と、トランジスタ群上に設けられた絶縁膜２４と、第１の方向に延在しかつ絶縁膜２４を分断するように、半導体領域１３上でトランジスタ群の両側に設けられた第１及び第２のコンタクト層Ｃ１，Ｃ２とを具備する。 （もっと読む）

電子デバイス(10)が、第1の伝導タイプのトランジスタ構造(50)と、フィールドアイソレーション領域(22)と、フィールドアイソレーション領域の上に横たわる第1の応力タイプの(130)とを有する。例えば、トランジスタ構造(50)がｐチャネルトランジスタ構造(50)であってよく、第1の応力タイプが引っ張りであってよく、または、トランジスタ構造(60)がｎチャネルトランジスタ構造であってよく、第1の応力タイプ(70)が圧縮であってよい。トランジスタ構造(50)は、活性化領域内に横たわるチャネル領域(54)を含む。活性化領域の端は、チャネル領域(54)とフィールドアイソレーション領域(22)との間の界面を有する。頂部から見ると、層は、活性化領域の端の近くに横たわる端を含む。端の間の位置関係は、トランジスタ構造(50)のチャネル領域(54)内のキャリア移動度に影響する。
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【課題】ｎＭＯＳＴｒおよびｐＭＯＳＴｒのそれぞれに適した仕事関数を有するシリサイド電極を有するＣＭＯＳのような半導体装置の製造方法を提供する。
【解決手段】半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域にシリコンのような元素からなる電極パターンをゲート絶縁膜を介して形成する工程；電極パターンを含むｎＭＯＳ領域を絶縁膜パターンでマスキングした後、全面にＰｄ、Ｐｔのような第１金属膜を成膜する工程；熱処理を施して第１金属のシリサイドからなるゲート電極を形成する工程；熱酸化処理を施してゲート電極表面にシリコン酸化膜を形成した後、未反応の第１金属膜を溶解除去する工程；前記電極パターンを含むｐＭＯＳ領域を絶縁膜パターンでマスキングした後、全面にＥｒ、Ｙのような第２金属膜を成膜する工程；熱処理を施して前記第２金属膜のシリサイドからなるゲート電極を形成する工程；および未反応の第２金属膜を溶解除去する工程；を含むことを特徴とする。 （もっと読む）

【課題】同一半導体基板上に厚いゲート絶縁膜を有するトレンチゲート型トランジスタと薄いゲート絶縁膜を有するプレーナ型トランジスタとを併存させる場合に、工程を簡素化し、且ついずれのトランジスタも高性能とすることが可能な半導体装置の製造方法を提供する。
【解決手段】周辺回路領域ＰＥ上のゲート絶縁膜１１ｓを保護膜１２で覆った状態で、メモリセル領域Ｍにゲートトレンチ１８を形成した後、そのまま周辺回路領域ＰＥのゲート絶縁膜１１ｓを保護膜１２で覆った状態で、ゲートトレンチ１８の内壁にゲート絶縁膜１１ｓよりも厚いゲート絶縁膜１９を形成する （もっと読む）

【課題】 ｎＭＩＳおよびｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上に設けられたデュアルメタルゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置を製造する方法を提供する。
【解決手段】 単結晶シリコン基板１００のｎＭＩＳおよびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜１０２を形成し、ゲート絶縁膜１０２上にシリコンおよびゲルマニウムを含まない第一の金属膜１０３を形成し、ｐＭＩＳ形成領域のゲート絶縁膜上に第一の金属膜１０３を残して、ｎＭＩＳ形成領域の第一の金属膜１０３を除去する。次に、ｎＭＩＳ形成領域のゲート絶縁膜１０２および第一の金属膜１０３上にシリコンまたはゲルマニウムを含む第二の金属膜１０４を形成し、第一および第二の金属膜１０３、１０４を加工してゲート電極Ｇｎ、Ｇｐをそれぞれ形成する。また、第一の金属膜１０３と第二の金属膜１０４に含まれる主の金属元素は周期律表における同族金属元素とする。 （もっと読む）