半導体装置の製造方法
【課題】メタルゲート電極をメタルの凝集なく仕事関数変調により形成する。
【解決手段】本発明の例に関わる半導体装置の製造方法は、半導体基板100上にゲート絶縁層102を形成する工程と、ゲート絶縁層102上に第1メタル層103を形成する工程と、第1メタル層103上に第2メタル層104を形成する工程と、第2メタル層104上に第2メタル層104よりも高い融点を持つ材料からなるキャップ層105を形成する工程と、熱処理により第2メタル層104内の元素をゲート絶縁層102と第1メタル層103との界面に析出させて析出層107を形成する工程とを備える。
【解決手段】本発明の例に関わる半導体装置の製造方法は、半導体基板100上にゲート絶縁層102を形成する工程と、ゲート絶縁層102上に第1メタル層103を形成する工程と、第1メタル層103上に第2メタル層104を形成する工程と、第2メタル層104上に第2メタル層104よりも高い融点を持つ材料からなるキャップ層105を形成する工程と、熱処理により第2メタル層104内の元素をゲート絶縁層102と第1メタル層103との界面に析出させて析出層107を形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メタルゲート電極、特に、CMOS回路に使用されるデュアルメタルゲート電極の製造方法に関する。
【背景技術】
【0002】
従来、微細化によるMOSFETの高性能化を実現するために、メタルゲート電極が提案されている。メタルゲート電極を採用すると、ポリシリコンゲート電極で問題となるゲート電極の空乏化が生じないため、空乏化によるゲート絶縁膜の実効膜厚の増加を防止でき、微細化には有利となる。
【0003】
ここで、メタルゲート電極を持つMOSFETの閾値電圧は、チャネル領域の不純物濃度とメタルゲート電極の仕事関数とで決定される。仕事関数に関しては、pチャネルMOSFETでは、4.8eV以上に設定され、nチャネルMOSFETでは、4.3eV以下に設定される。
【0004】
ところで、現在の半導体集積回路は、CMOS回路により構成されるのが一般的である。従って、ウェハプロセスにおいて、CMOS回路のゲート電極、いわゆるデュアルメタルゲート電極を形成するには、2種類のメタルの成膜技術を確立すると共に、製造工程の複雑化を回避するための技術が必要になる。
【0005】
しかし、2種類のメタルの成膜技術を確立することは、コスト的に非常にリスクが大きいため、W−In合金プロセスによる仕事関数変調デュアルメタルゲート電極の製造方法が提案されている(例えば、特許文献1を参照)。
【0006】
この方法の問題点は、Inが低融点材料(融点120℃)であるが故に、加熱処理によりWとInとを合金化させるときにInが凝集し、合金化がうまく進まないという点にある。
【特許文献1】特開2000−315789号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の例では、仕事関数変調によるメタルゲート電極の製造方法においてメタルの凝集を防止する技術を提案する。
【課題を解決するための手段】
【0008】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第1メタル層を形成する工程と、前記第1メタル層上に仕事関数変調に使用する元素を含む第2メタル層を形成する工程と、前記第2メタル層上に前記第2メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記第1メタル層との界面に析出させる工程とを備える。
【0009】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第1メタル層を形成する工程と、前記第1メタル層上に仕事関数変調に使用する元素を含む第2メタル層を形成する工程と、前記第2メタル層上に前記第2メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記第1メタル層と前記第2メタル層の合金層を形成する工程とを備える。
【0010】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを備える。
【0011】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記メタル層と前記化合物層の合金層を形成する工程とを備える。
【0012】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを備える。
【0013】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記メタル層と反応させて合金層を形成する工程とを備える。
【発明の効果】
【0014】
本発明の例によれば、仕事関数変調によるメタルゲート電極の製造方法においてメタルの凝集を防止できる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【0016】
1. 基本構成
(1) 参考例
CMOS回路において、仕事関数変調は、例えば、nチャネルMOSFETのゲート電極に対して行われる。即ち、pチャネルMOSFETのゲート電極として使用されるメタルを形成した後、その一部の仕事関数を合金化により変調し、nチャネルMOSFETのゲート電極として使用する。
【0017】
具体的には、まず、図1に示すように、半導体基板100内にSTI(shallow trench isolation)構造の素子分離層101を形成し、素子分離層101により分離された素子領域上にゲート絶縁層102を形成する。そして、例えば、CVD法により、ゲート絶縁層102上に、仕事関数4.9eVのタングステン(W)からなる導電層103を厚さ約50nmで形成する。
【0018】
ここで、図面上、NMOSエリアとは、NチャネルMOSトランジスタを形成するエリアを示し、PMOSエリアとは、PチャネルMOSトランジスタを形成するエリアを示している。
【0019】
次に、図2に示すように、例えば、スパッタ法により、導電層103上に、仕事関数3.9eVのインジウム(In)からなる導電層104を厚さ約20nmで形成する。また、例えば、PEP(photo engraving process)及びRIE(reactive ion etching)により、PMOSエリア内の導電層104を選択的に除去する。
【0020】
次に、図3に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行い、導電層103,104を反応させる。即ち、NMOSエリア内のタングステンとインジウムとを合金化し、nチャネルMOSトランジスタのゲート電極として使用できるW−In合金を形成する。
【0021】
この方法の問題点は、図3に示すように、熱処理による合金化時に、インジウムの融点が低いために、インジウムは、タングステンと反応するよりも前に凝集し、複数の粒104aとなってしまう点にある。
【0022】
(2) 第1基本構成
第1基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い材料で挟み込み、低融点材料の凝集を防止する方法に関する。
【0023】
具体的には、まず、図4に示すように、半導体基板100内にSTI構造の素子分離層101を形成し、素子分離層101により分離された素子領域上にゲート絶縁層102を形成する。そして、例えば、CVD法により、ゲート絶縁層102上に、仕事関数4.9eVのタングステン(W)からなる導電層103を厚さ約50nmで形成する。
【0024】
この後、例えば、スパッタ法により、導電層103上に、仕事関数3.9eVのインジウム(In)からなる導電層104を厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内の導電層104を選択的に除去する。
【0025】
また、例えば、CVD法により、導電層103,104上に、タングステン(W)からなるキャップ層105を厚さ約100nmで形成する。この時点で、NMOSエリアは、導電層104が導電層103とキャップ層105との間に挟み込まれたタングステン/インジウム/タングステンの積層構造となる。
【0026】
次に、図5に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行い、導電層103,104を反応させる。即ち、NMOSエリア内のタングステンとインジウムとを合金化し、nチャネルMOSトランジスタのゲート電極として使用できるW−In合金層106を形成する。
【0027】
この時、インジウムは、キャップ層105としてのタングステンにより覆われているため、凝集することなく、タングステンと反応する。
【0028】
尚、仕事関数変調は、上述のような合金化によるものの他、ゲート絶縁層102と導電層103との界面に、低い仕事関数の材料を析出させることによっても行うことができる。ここでは、図4の導電層104としてのインジウムを析出させればよい。
【0029】
この場合には、図6に示すように、窒素雰囲気中における熱処理により、NMOSエリア内の導電層104を構成するインジウムを、導電層103を構成するタングステンの粒界を経由して、ゲート絶縁層102と導電層103との界面に析出させ、析出層107を形成する。
【0030】
この時も、インジウムは、キャップ層105としてのタングステンにより覆われているため、凝集することなく、ゲート絶縁層102と導電層103との界面に析出する。
【0031】
(3) 第2基本構成
第2基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い材料により覆い、低融点材料の凝集を防止する方法に関する。
【0032】
具体的には、まず、図7に示すように、半導体基板100内にSTI構造の素子分離層101を形成し、素子分離層101により分離された素子領域上にゲート絶縁層102を形成する。
【0033】
そして、例えば、スパッタ法により、ゲート絶縁層102上に、仕事関数3.9eVのインジウム(In)からなる導電層104を厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内の導電層104を選択的に除去する。
【0034】
この後、例えば、CVD法により、ゲート絶縁層102上及び導電層104上に、仕事関数4.9eVのタングステン(W)からなるキャップ層105を厚さ約100nmで形成する。この時点で、NMOSエリアは、導電層104がキャップ層105により覆われたインジウム/タングステンの積層構造となる。
【0035】
次に、図8に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行い、導電層104とキャップ層105とを反応させる。即ち、NMOSエリア内のタングステンとインジウムとを合金化し、nチャネルMOSトランジスタのゲート電極として使用できるW−In合金層106を形成する。
【0036】
この時、インジウムは、キャップ層105としてのタングステンにより覆われているため、凝集することなく、タングステンと反応する。
【0037】
第2基本構成では、インジウムがゲート絶縁層102に直接接触しているため、熱処理時には、インジウムがゲート絶縁膜102から剥離しないように、その条件が設定される。
【0038】
(4) 第3基本構成
第3基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い化合物とし、メタルの凝集を防止する方法に関する。
【0039】
具体的には、まず、図9に示すように、半導体基板100内にSTI構造の素子分離層101を形成し、素子分離層101により分離された素子領域上にゲート絶縁層102を形成する。そして、ゲート絶縁層102上に、仕事関数4.9eVのタングステン(W)からなる導電層103を厚さ約50nmで形成する。
【0040】
この後、導電層103上に、仕事関数3.9eVのインジウム(In)を含む化合物、例えば、化合物半導体(InP, InSbなど)からなる導電層108を厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内の導電層108を選択的に除去する。
【0041】
次に、図10に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行い、導電層103,108を反応させる。
【0042】
この時、例えば、化合物としてInPを用いる場合、InPの融点は、約1080℃であり、Inの融点(120℃)よりも十分に高いため、凝集を発生させることなく、nチャネルMOSトランジスタのゲート電極として使用できるW−In−P合金層109が形成される。
【0043】
また、例えば、化合物としてInSbを用いる場合、InSbの融点は、約580℃であり、Inの融点よりも十分に高いため、凝集を発生させることなく、nチャネルMOSトランジスタのゲート電極として使用できるW−In−Sb合金層109が形成される。
【0044】
尚、第1基本構成で説明したように、仕事関数変調は、合金化によるものの他、ゲート絶縁層102と導電層103との界面に、低い仕事関数の材料を析出させることによっても行うことができる。ここでは、図9の導電層108内のインジウムを析出させればよい。
【0045】
この場合には、図11に示すように、窒素雰囲気中における熱処理により、導電層108内のインジウムを、導電層103を構成するタングステンの粒界を経由して、ゲート絶縁層102と導電層103との界面に析出させ、析出層107を形成する。
【0046】
この時も、導電層108は、高い融点を有する化合物により構成されているため、凝集することなく、ゲート絶縁層102と導電層103との界面に析出する。第3基本構成は、第1基本構成と組み合わせることもできる。即ち、化合物上に、キャップ層としての導電層を形成してもよい。
【0047】
2. 仕事関数変調の実験結果
仕事関数変調の実験結果について説明する。
【0048】
図12は、MOSキャパシタのゲート容量Cgとゲート電圧Vgとの関係を示している。
【0049】
曲線501は、ゲート電極がタングステン(W)からなるMOSキャパシタ(試料1)のCg−Vg特性であり、曲線502は、ゲート電極がタングステン(W)/インジウム(In)/タングステン(W)からなるMOSキャパシタ(試料2)のCg−Vg特性である。
【0050】
尚、試料1,2共に、ゲート電極を形成する際に、窒素雰囲気中で、約400℃、1時間の熱処理を行っている。
【0051】
試料1のフラットバンド時の電圧Vfbは、−0.02Vであり、これからゲート電極の仕事関数は、4.9eVと算出される。また、試料2のフラットバンド時の電圧Vfbは、−0.92Vであり、これからゲート電極の仕事関数は、4.0eVと算出される。
【0052】
このように、試料2の仕事関数が小さくなる主たる理由は、熱処理によりインジウムがゲート絶縁層とタングステン層との間に析出することに起因する。
【0053】
3. 材料例
本発明の例に関わる仕事関数変調によるメタルゲート電極の製造方法に適用される材料例について説明する。
【0054】
pチャネルMOSトランジスタのゲート電極については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも1つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択する。
【0055】
仕事関数変調に使用する材料については、In, Ga, Tl, Sb, Bi などのメタル、又は、これらメタルの少なくとも1つを含む合金などから選択する。また、仕事関数変調に使用する材料は、InP, InSb, GaInSb, GaSbなどのIn ,Ga 又はそれらの両方を含むIII-V族化合物半導体であってもよい。
【0056】
メタルの凝集防止に使用するキャップ層については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも1つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択する。
【0057】
また、キャップ層は、仕事関数変調に使用する材料との反応に寄与しないバリア機能を持つ材料、例えば、窒化チタン、窒化タンタル、窒化タングステン、窒化チタンシリコン(TiSiN)、炭化チタン、炭化タングステンなどから構成することもできる。
【0058】
pチャネルMOSトランジスタのゲート電極としての材料とキャップ層としての材料は、同一であってもよいし、また、互いに異なっていてもよい。
【0059】
4. 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【0060】
(1) 第1実施の形態
第1実施の形態は、第1基本構成に基づくデュアルメタルゲート電極の製造方法に関し、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行う例である。
【0061】
A. デバイス構造
図13は、第1実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図14は、図13のXIV−XIV線に沿う断面図、図15は、図13のXV−XV線に沿う断面図である。
【0062】
半導体基板200内には、STI構造の素子分離層201が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0063】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層208bと、ソース・ドレイン拡散層208b間のチャネル上のゲート絶縁層202と、ゲート絶縁層202上のゲート電極とから構成される。
【0064】
ゲート電極は、ゲート絶縁層202上のルテニウム(Ru)層203と、ルテニウム層203上のルテニウム層205とから構成される。ここで、ルテニウム層203,205は、プロセス上、二つに分けたものであり、構造としては、両者は一体化している。
【0065】
ルテニウム層205上には、マスク材としての窒化シリコン層207が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層209及び酸化シリコン層210が配置される。
【0066】
ソース・ドレイン拡散層208bの表面領域には、ニッケルシリサイド層211が配置される。
【0067】
窒化チタン層214a,214c及びアルミ層214bからなる電極は、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを経由して、ニッケルシリサイド層211及びゲート電極としてのルテニウム層205に接続される。
【0068】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層208bと、ソース・ドレイン拡散層208b間のチャネル上のゲート絶縁層202と、ゲート絶縁層202上のゲート電極とから構成される。
【0069】
ゲート電極は、ゲート絶縁層202上のインジウム(In)析出層204bと、インジウム析出層204b上のルテニウム層203と、ルテニウム層203上のInSb層204aと、InSb層204a上のルテニウム層205とから構成される。ここで、ルテニウム層203,205は、pチャネルMOSトランジスタのゲート電極を構成するルテニウム層203,205と同じである。
【0070】
ルテニウム層205上には、マスク材としての窒化シリコン層207が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層209及び酸化シリコン層210が配置される。
【0071】
ソース・ドレイン拡散層208bの表面領域には、ニッケルシリサイド層211が配置される。
【0072】
窒化チタン層214a,214c及びアルミ層214bからなる電極は、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを経由して、ニッケルシリサイド層211及びゲート電極としてのルテニウム層205に接続される。
【0073】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層212,215により覆われる。
【0074】
B. 製造方法
第1実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0075】
まず、図16に示すように、半導体基板200内にSTI構造の素子分離層201を形成し、素子分離層201により分離された素子領域上に、熱酸化法によりゲート絶縁層202を形成する。そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層202上に、ルテニウム層203を厚さ約60nmで形成する。
【0076】
この後、例えば、スパッタ法により、ルテニウム層203上に、InSb層204aを厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内のInSb層204aを選択的に除去する。
【0077】
また、例えば、有機ソースを用いたCVD法により、ルテニウム層203上及びInSb層204a上に、ルテニウム層205を厚さ約20nmで形成する。この時点で、NMOSエリアは、InSb層204aがルテニウム層203,205の間に挟み込まれた Ru/InSb/Ru の積層構造となる。
【0078】
次に、図17に示すように、例えば、窒素雰囲気中で、約500℃、約30秒の熱処理を行う。その結果、InSb層204a内のInは、ルテニウム層203の結晶粒界を経由して拡散し、ゲート絶縁層202とルテニウム層203との界面に析出し、インジウム析出層204bとなる。
【0079】
次に、図18に示すように、例えば、CVD法により、ルテニウム層205上に窒化シリコン層207を形成する。また、PEP及びRIEにより、窒化シリコン層207をパターニングし、さらに、この窒化シリコン層207をマスクにして、RIEにより、ルテニウム層203,205、InSb層204a、インジウム析出層204b及びゲート絶縁層202をエッチングする。
【0080】
結果として、PMOSエリア内には、RuからなるpチャネルMOSトランジスタのメタルゲート電極が形成され、NMOSエリア内には、In/Ru/InSb/Ruの積層からなるnチャネルMOSトランジスタのメタルゲート電極が形成される。
【0081】
この後、メタルゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層208aを形成する。
【0082】
次に、図19に示すように、例えば、CVD法により、窒化シリコン層209及び酸化シリコン層210を形成する。また、RIEにより、窒化シリコン層209及び酸化シリコン層210をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【0083】
この後、メタルゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層208bを形成する。
【0084】
また、例えば、スパッタ法により、ソース・ドレイン拡散層208b上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層208b内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0085】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層211を形成する。
【0086】
次に、図20に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層212を形成する。また、例えば、CMP(chemical mechanical polishing)法により、酸化シリコン層212の表面を平坦化する。
【0087】
そして、酸化シリコン層212にソース・ドレイン拡散層208bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを形成する。
【0088】
また、酸化シリコン層212上に、窒化チタン層214a,214c及びアルミ層214bからなる電極を形成し、酸化シリコン層212上に、これら電極を覆う酸化シリコン層215を形成する。
【0089】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、仕事関数が5.0eVのRuから構成される。
【0090】
また、nチャネルMOSトランジスタのゲート電極は、In/Ru/InSb/Ru の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層202の直上に析出されるInの仕事関数に依存し、その値は、3.9eVとなり、仕事関数変調が適切に行われる。
【0091】
尚、ゲート絶縁層202としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層202として使用する。
【0092】
C. まとめ
第1実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【0093】
(2) 第2実施の形態
第2実施の形態は、第1基本構成に基づくデュアルメタルゲート電極の製造方法に関し、合金化により仕事関数変調を行う例である。
【0094】
A. デバイス構造
図21は、第2実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図22は、図21のXXII−XXII線に沿う断面図、図23は、図21のXXIII−XXIII線に沿う断面図である。
【0095】
半導体基板200内には、STI構造の素子分離層201が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0096】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層208bと、ソース・ドレイン拡散層208b間のチャネル上のゲート絶縁層202と、ゲート絶縁層202上のゲート電極とから構成される。
【0097】
ゲート電極は、ゲート絶縁層202上のルテニウム(Ru)層203と、ルテニウム層203上のルテニウム層205とから構成される。ここで、ルテニウム層203,205は、第1実施の形態と同様に、構造としては、両者は一体化している。
【0098】
ルテニウム層205上には、マスク材としての窒化シリコン層207が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層209及び酸化シリコン層210が配置される。
【0099】
ソース・ドレイン拡散層208bの表面領域には、ニッケルシリサイド層211が配置される。
【0100】
窒化チタン層214a,214c及びアルミ層214bからなる電極は、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを経由して、ニッケルシリサイド層211及びゲート電極としてのルテニウム層205に接続される。
【0101】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層208bと、ソース・ドレイン拡散層208b間のチャネル上のゲート絶縁層202と、ゲート絶縁層202上のゲート電極とから構成される。
【0102】
ゲート電極は、ゲート絶縁層202上の合金層としてのInRuSb層206と、InRuSb層206上のルテニウム層205とから構成される。ここで、ルテニウム層205は、pチャネルMOSトランジスタのゲート電極を構成するルテニウム層205と同じである。
【0103】
ルテニウム層205上には、マスク材としての窒化シリコン層207が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層209及び酸化シリコン層210が配置される。
【0104】
ソース・ドレイン拡散層208bの表面領域には、ニッケルシリサイド層211が配置される。
【0105】
窒化チタン層214a,214c及びアルミ層214bからなる電極は、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを経由して、ニッケルシリサイド層211及びゲート電極としてのルテニウム層205に接続される。
【0106】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層212,215により覆われる。
【0107】
B. 製造方法
第2実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0108】
まず、図24に示すように、半導体基板200内にSTI構造の素子分離層201を形成し、素子分離層201により分離された素子領域上に、熱酸化法によりゲート絶縁層202を形成する。そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層202上に、ルテニウム層203を厚さ約60nmで形成する。
【0109】
この後、例えば、スパッタ法により、ルテニウム層203上に、InSb層204aを厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内のInSb層204aを選択的に除去する。
【0110】
また、例えば、有機ソースを用いたCVD法により、ルテニウム層203上及びInSb層204a上に、ルテニウム層205を厚さ約20nmで形成する。この時点で、NMOSエリアは、InSb層204aがルテニウム層203,205の間に挟み込まれた Ru/InSb/Ru の積層構造となる。
【0111】
次に、図25に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行う。その結果、InSb層204aは、ルテニウム層203,205と化学反応し、合金層としてのInRuSb層206となる。ここで、熱処理は、InRuSb層206がゲート絶縁層202まで達するような条件で行われる。
【0112】
次に、図26に示すように、例えば、CVD法により、ルテニウム層205上に窒化シリコン層207を形成する。また、PEP及びRIEにより、窒化シリコン層207をパターニングし、さらに、この窒化シリコン層207をマスクにして、RIEにより、ルテニウム層203,205、InRuSb層206及びゲート絶縁層202をエッチングする。
【0113】
結果として、PMOSエリア内には、RuからなるpチャネルMOSトランジスタのメタルゲート電極が形成され、NMOSエリア内には、InRuSb/Ruの積層からなるnチャネルMOSトランジスタのメタルゲート電極が形成される。
【0114】
この後、メタルゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層208aを形成する。
【0115】
次に、図27に示すように、例えば、CVD法により、窒化シリコン層209及び酸化シリコン層210を形成する。また、RIEにより、窒化シリコン層209及び酸化シリコン層210をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【0116】
この後、メタルゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層208bを形成する。
【0117】
また、例えば、スパッタ法により、ソース・ドレイン拡散層208b上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層208b内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0118】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層211を形成する。
【0119】
次に、図28に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層212を形成する。また、例えば、CMP法により、酸化シリコン層212の表面を平坦化する。
【0120】
そして、酸化シリコン層212にソース・ドレイン拡散層208bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを形成する。
【0121】
また、酸化シリコン層212上に、窒化チタン層214a,214c及びアルミ層214bからなる電極を形成し、酸化シリコン層212上に、これら電極を覆う酸化シリコン層215を形成する。
【0122】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、仕事関数が5.0eVのRuから構成される。
【0123】
また、nチャネルMOSトランジスタのゲート電極は、InRuSb/Ru の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層202の直上のInRuSbの仕事関数に依存し、その値は、4.1eVとなり、仕事関数変調が適切に行われる。
【0124】
尚、ゲート絶縁層202としては、第1実施の形態と同様に、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層202として使用する。
【0125】
C. まとめ
第2実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の合金層をゲート絶縁層の直上に形成し、仕事関数変調を確実に行うことができる。
【0126】
(3) 第3実施の形態
第3実施の形態は、第3基本構成に基づくデュアルメタルゲート電極の製造方法に関し、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行う例である。
【0127】
第3実施の形態では、メタル上にポリシリコンを積層するゲート構造について説明する。
【0128】
A. デバイス構造
図29は、第3実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図30は、図29のXXX−XXX線に沿う断面図、図31は、図29のXXXI−XXXI線に沿う断面図である。
【0129】
半導体基板300内には、STI構造の素子分離層301が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0130】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層308bと、ソース・ドレイン拡散層308b間のチャネル上のゲート絶縁層302と、ゲート絶縁層302上のゲート電極とから構成される。
【0131】
ゲート電極は、ゲート絶縁層302上のタングステン(W)層303と、タングステン層303上の窒化チタン(TiN)層305と、窒化チタン層305上のポリシリコン層307と、ポリシリコン層307上のニッケルシリサイド層312とから構成される。
【0132】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層309及び酸化シリコン層310が配置される。
【0133】
ソース・ドレイン拡散層308bの表面領域には、ニッケルシリサイド層311が配置される。
【0134】
窒化チタン層314a,314c及びアルミ層314bからなる電極は、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを経由して、ニッケルシリサイド層311,312に接続される。
【0135】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層308bと、ソース・ドレイン拡散層308b間のチャネル上のゲート絶縁層302と、ゲート絶縁層302上のゲート電極とから構成される。
【0136】
ゲート電極は、ゲート絶縁層302上のガリウム(Ga)析出層304bと、ガリウム析出層304b上のタングステン層303と、タングステン層303上のGaSb層304aと、GaSb層304a上の窒化チタン層305と、窒化チタン層305上のポリシリコン層307と、ポリシリコン層307上のニッケルシリサイド層312とから構成される。
【0137】
ここで、タングステン層303、窒化チタン層305、ポリシリコン層307及びニッケルシリサイド層312は、pチャネルMOSトランジスタのゲート電極を構成するタングステン層303、窒化チタン層305、ポリシリコン層307及びニッケルシリサイド層312と同じである。
【0138】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層309及び酸化シリコン層310が配置される。
【0139】
ソース・ドレイン拡散層308bの表面領域には、ニッケルシリサイド層311が配置される。
【0140】
窒化チタン層314a,314c及びアルミ層314bからなる電極は、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを経由して、ニッケルシリサイド層311,312に接続される。
【0141】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層315,316により覆われる。
【0142】
B. 製造方法
第3実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0143】
まず、図32に示すように、半導体基板300内にSTI構造の素子分離層301を形成し、素子分離層301により分離された素子領域上に、熱酸化法によりゲート絶縁層302を形成する。そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層302上に、タングステン層303を厚さ約20nmで形成する。
【0144】
この後、例えば、スパッタ法により、タングステン層303上に、GaSb層304aを厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内のGaSb層304aを選択的に除去する。
【0145】
また、例えば、有機ソースを用いたCVD法により、タングステン層303上及びGaSb層304a上に、窒化チタン層305を厚さ約20nmで形成する。この時点で、NMOSエリアは、GaSb層304aがタングステン層303と窒化チタン層305との間に挟み込まれた W/GaSb/TiN の積層構造となる。
【0146】
次に、図33に示すように、例えば、窒素雰囲気中で、約500℃、約30秒の熱処理を行う。その結果、GaSb層304a内のGaは、タングステン層303の結晶粒界を経由して拡散し、ゲート絶縁層302とタングステン層303との界面に析出し、ガリウム析出層304bとなる。
【0147】
ここで、熱処理時、窒化チタン層305は、化合物半導体であるGaSb層304aの凝集を防止するキャップ層として機能する。
【0148】
尚、GaSb層304aは、比較的凝集が発生し難い性質を有しているため、窒化チタン層305を省略することも可能である。
【0149】
次に、図34に示すように、例えば、CVD法により、窒化チタン層305上にポリシリコン層307を厚さ約90nmで形成する。続いて、PMOSエリアにおいては、ポリシリコン層307内にp型不純物(例えば、B)をイオン注入し、NMOSエリアにおいては、ポリシリコン層307内にn型不純物(例えば、P)をイオン注入する。
【0150】
この後、例えば、CVD法により、ポリシリコン層307上に窒化シリコン層317を形成する。そして、PEP及びRIEにより、窒化シリコン層317をパターニングし、さらに、この窒化シリコン層317をマスクにして、RIEにより、ポリシリコン層307、窒化チタン層305、GaSb層304a、タングステン層303、ガリウム析出層304b及びゲート絶縁層302を順次エッチングする。
【0151】
結果として、PMOSエリア内には、W/TiN/poly-Siの積層からなるpチャネルMOSトランジスタのメタルゲート電極が形成され、NMOSエリア内には、Ga/W/GaSb/TiN/poly-Siの積層からなるnチャネルMOSトランジスタのメタルゲート電極が形成される。
【0152】
この後、メタルゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層308aを形成する。
【0153】
次に、図35に示すように、例えば、CVD法により、窒化シリコン層309及び酸化シリコン層310を形成する。また、RIEにより、窒化シリコン層309及び酸化シリコン層310をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【0154】
この後、メタルゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層308bを形成する。
【0155】
また、例えば、スパッタ法により、ソース・ドレイン拡散層308b上及びポリシリコン層307上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層308b内及びポリシリコン層307内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0156】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層311,312を形成する。
【0157】
次に、図36に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層315を形成する。また、例えば、CMP法により、酸化シリコン層315の表面を平坦化する。
【0158】
そして、酸化シリコン層315にソース・ドレイン拡散層308bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを形成する。
【0159】
また、酸化シリコン層315上に、窒化チタン層314a,314c及びアルミ層314bからなる電極を形成し、酸化シリコン層315上に、これら電極を覆う酸化シリコン層316を形成する。
【0160】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、W/TiN/poly-Si/Ni-silicideの積層から構成され、ゲート絶縁層302の直上には、仕事関数が4.9eVのWが配置される。
【0161】
また、nチャネルMOSトランジスタのゲート電極は、Ga/W/GaSb/TiN/poly-Si /Ni-silicide の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層202の直上に析出されるGaの仕事関数に依存し、その値は、4.2eVとなり、仕事関数変調が適切に行われる。
【0162】
尚、ゲート絶縁層302としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層302として使用する。
【0163】
C. まとめ
第3実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【0164】
(4) 第4実施の形態
第4実施の形態は、第3基本構成に基づくデュアルメタルゲート電極の製造方法に関し、合金化により仕事関数変調を行う例である。
【0165】
第4実施の形態では、メタル上にポリシリコンを積層するゲート構造について説明する。
【0166】
A. デバイス構造
図37は、第4実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図38は、図37のXXXVIII−XXXVIII線に沿う断面図、図39は、図37のXXXIX−XXXIX線に沿う断面図である。
【0167】
半導体基板300内には、STI構造の素子分離層301が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0168】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層308bと、ソース・ドレイン拡散層308b間のチャネル上のゲート絶縁層302と、ゲート絶縁層302上のゲート電極とから構成される。
【0169】
ゲート電極は、ゲート絶縁層302上のタングステン(W)層303と、タングステン層303上の窒化チタン(TiN)層305と、窒化チタン層305上のポリシリコン層307と、ポリシリコン層307上のニッケルシリサイド層312とから構成される。
【0170】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層309及び酸化シリコン層310が配置される。
【0171】
ソース・ドレイン拡散層308bの表面領域には、ニッケルシリサイド層311が配置される。
【0172】
窒化チタン層314a,314c及びアルミ層314bからなる電極は、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを経由して、ニッケルシリサイド層311,312に接続される。
【0173】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層308bと、ソース・ドレイン拡散層308b間のチャネル上のゲート絶縁層302と、ゲート絶縁層302上のゲート電極とから構成される。
【0174】
ゲート電極は、ゲート絶縁層302上の合金層としてのGaWSb層306と、GaWSb層306上の窒化チタン層305と、窒化チタン層305上のポリシリコン層307と、ポリシリコン層307上のニッケルシリサイド層312とから構成される。
【0175】
ここで、窒化チタン層305、ポリシリコン層307及びニッケルシリサイド層312は、pチャネルMOSトランジスタのゲート電極を構成する窒化チタン層305、ポリシリコン層307及びニッケルシリサイド層312と同じである。
【0176】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層309及び酸化シリコン層310が配置される。
【0177】
ソース・ドレイン拡散層308bの表面領域には、ニッケルシリサイド層311が配置される。
【0178】
窒化チタン層314a,314c及びアルミ層314bからなる電極は、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを経由して、ニッケルシリサイド層311,312に接続される。
【0179】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層315,316により覆われる。
【0180】
B. 製造方法
第4実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0181】
まず、図40に示すように、半導体基板300内にSTI構造の素子分離層301を形成し、素子分離層301により分離された素子領域上に、熱酸化法によりゲート絶縁層302を形成する。そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層302上に、タングステン層303を厚さ約20nmで形成する。
【0182】
この後、例えば、スパッタ法により、タングステン層303上に、GaSb層304aを厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内のGaSb層304aを選択的に除去する。
【0183】
また、例えば、有機ソースを用いたCVD法により、タングステン層303上及びGaSb層304a上に、窒化チタン層305を厚さ約20nmで形成する。この時点で、NMOSエリアは、GaSb層304aがタングステン層303と窒化チタン層305との間に挟み込まれた W/GaSb/TiN の積層構造となる。
【0184】
次に、図41に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行う。その結果、タングステン層303とGaSb層304aとが化学反応を起こし、合金層としてのGaWSb層306となる。ここで、熱処理は、GaWSb層306がゲート絶縁層302まで達するような条件で行われる。
【0185】
尚、熱処理時、窒化チタン層305は、化合物半導体であるGaSb層304aの凝集を防止するキャップ層として機能する。また、GaSb層304aは、比較的凝集が発生し難い性質を有しているため、窒化チタン層305を省略することも可能である。
【0186】
次に、図42に示すように、例えば、CVD法により、窒化チタン層305上にポリシリコン層307を厚さ約90nmで形成する。続いて、PMOSエリアにおいては、ポリシリコン層307内にp型不純物(例えば、B)をイオン注入し、NMOSエリアにおいては、ポリシリコン層307内にn型不純物(例えば、P)をイオン注入する。
【0187】
この後、例えば、CVD法により、ポリシリコン層307上に窒化シリコン層317を形成する。そして、PEP及びRIEにより、窒化シリコン層317をパターニングし、さらに、この窒化シリコン層317をマスクにして、RIEにより、ポリシリコン層307、窒化チタン層305、GaWSb層306、タングステン層303及びゲート絶縁層302を順次エッチングする。
【0188】
結果として、PMOSエリア内には、W/TiN/poly-Siの積層からなるpチャネルMOSトランジスタのメタルゲート電極が形成され、NMOSエリア内には、GaWSb/TiN/poly-Siの積層からなるnチャネルMOSトランジスタのメタルゲート電極が形成される。
【0189】
この後、メタルゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層308aを形成する。
【0190】
次に、図43に示すように、例えば、CVD法により、窒化シリコン層309及び酸化シリコン層310を形成する。また、RIEにより、窒化シリコン層309及び酸化シリコン層310をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【0191】
この後、メタルゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層308bを形成する。
【0192】
また、例えば、スパッタ法により、ソース・ドレイン拡散層308b上及びポリシリコン層307上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層308b内及びポリシリコン層307内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0193】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層311,312を形成する。
【0194】
次に、図44に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層315を形成する。また、例えば、CMP法により、酸化シリコン層315の表面を平坦化する。
【0195】
そして、酸化シリコン層315にソース・ドレイン拡散層308bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを形成する。
【0196】
また、酸化シリコン層315上に、窒化チタン層314a,314c及びアルミ層314bからなる電極を形成し、酸化シリコン層315上に、これら電極を覆う酸化シリコン層316を形成する。
【0197】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、W/TiN/poly-Si/Ni-silicideの積層から構成され、ゲート絶縁層302の直上には、仕事関数が4.9eVのWが配置される。
【0198】
また、nチャネルMOSトランジスタのゲート電極は、GaWSb/TiN/poly-Si /Ni-silicide の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層202の直上のGaWSbの仕事関数に依存し、その値は、4.1eVとなり、仕事関数変調が適切に行われる。
【0199】
尚、ゲート絶縁層302としては、第3実施の形態と同様に、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層302として使用する。
【0200】
C. まとめ
第4実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の合金層をゲート絶縁層の直上に形成し、仕事関数変調を確実に行うことができる。
【0201】
(5) 第5実施の形態
第5実施の形態は、第1乃至第3基本構成の応用例に関し、仕事関数変調に寄与する元素をイオン注入によりゲート電極内に注入し、熱処理によりその元素をゲート絶縁層の直上に析出させる例である。
【0202】
A. デバイス構造
図45は、第5実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図46は、図45のXLVI−XLVI線に沿う断面図、図47は、図45のXLVII−XLVII線に沿う断面図である。
【0203】
半導体基板400内には、STI構造の素子分離層401が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0204】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層408bと、ソース・ドレイン拡散層408b間のチャネル上のゲート絶縁層402と、ゲート絶縁層402上のゲート電極とから構成される。
【0205】
ゲート電極は、ゲート絶縁層402上の窒化タングステン(WN)層403と、窒化タングステン層403上のポリシリコン層405と、ポリシリコン層405上のニッケルシリサイド層412とから構成される。ポリシリコン層405は、p型不純物(例えば、B, BF2など)を含む導電体である。
【0206】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層417、酸化シリコン層409及び窒化シリコン層410が配置される。さらに、窒化シリコン層410を覆うように、窒化シリコン層418が配置される。
【0207】
ソース・ドレイン拡散層408bの表面領域には、ニッケルシリサイド層411が配置される。
【0208】
窒化タンタル(TaN)層414a及び銅(Cu)層414bからなる電極は、バリアメタルとしてのチタン/窒化チタン413a及びコンタクトプラグとしてのタングステン413bを経由して、ニッケルシリサイド層411,412に接続される。
【0209】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層408bと、ソース・ドレイン拡散層408b間のチャネル上のゲート絶縁層402と、ゲート絶縁層402上のゲート電極とから構成される。
【0210】
ゲート電極は、ゲート絶縁層402上のインジウム(In)析出層404bと、インジウム析出層404b上の窒化タングステン(WN)層403と、窒化タングステン層403上のポリシリコン層405と、ポリシリコン層405上のニッケルシリサイド層412とから構成される。ポリシリコン層405は、n型不純物(例えば、P, Asなど)を含む導電体である。
【0211】
ここで、窒化タングステン層403、ポリシリコン層405及びニッケルシリサイド層412は、pチャネルMOSトランジスタのゲート電極を構成する窒化タングステン層403、ポリシリコン層405及びニッケルシリサイド層412と同じである。
【0212】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層417、酸化シリコン層409及び窒化シリコン層410が配置される。さらに、窒化シリコン層410を覆うように、窒化シリコン層418が配置される。
【0213】
ソース・ドレイン拡散層408bの表面領域には、ニッケルシリサイド層411が配置される。
【0214】
窒化タンタル(TaN)層414a及び銅(Cu)層414bからなる電極は、バリアメタルとしてのチタン/窒化チタン413a及びコンタクトプラグとしてのタングステン413bを経由して、ニッケルシリサイド層411,412に接続される。
【0215】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、それぞれ、層間絶縁層としての酸化シリコン層415a,415b,416により覆われる。
【0216】
B. 製造方法
第5実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0217】
まず、図48に示すように、半導体基板400内にSTI構造の素子分離層401を形成し、素子分離層401により分離された素子領域上に、熱酸化法によりゲート絶縁層402を形成する。
【0218】
そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層402上に、仕事関数が4.9eVの窒化タングステン層403を厚さ約20nmで形成する。続けて、例えば、CVD法により、窒化タングステン層403上に、ポリシリコン層405を厚さ約100nmで形成する。
【0219】
この後、例えば、加速エネルギー約40keV、ドーズ量約5×1015cm−2となる条件で、インジウム(In)414aを、NMOSエリアのポリシリコン層405内にイオン注入する。
【0220】
次に、図49に示すように、PEP及びRIEにより、ポリシリコン層405、窒化タングステン層403及びゲート絶縁層402を順次エッチングし、PMOSエリア内には、例えば、ゲート幅(チャネル長)30nmのpチャネルMOSトランジスタのゲート電極を形成し、NMOSエリア内には、例えば、ゲート幅30nmのnチャネルMOSトランジスタのゲート電極を形成する。
【0221】
この後、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタのゲート電極を覆う窒化シリコン層417を厚さ約8nmで形成し、かつ、エッチバックを行うことにより、この窒化シリコン層417をゲート電極の側壁部に残存させる。
【0222】
また、ゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約800℃、約5秒の熱処理を行うことで、エクステンション拡散層408aを形成する。
【0223】
次に、図50に示すように、例えば、CVD法により、酸化シリコン層409及び窒化シリコン層410を形成し、かつ、エッチバックを行うことにより、これら酸化シリコン層409及び窒化シリコン層410をサイドウォールとしてゲート電極の側壁部に残存させる。
【0224】
また、ゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約1000℃、約1秒の熱処理を行うことで、ソース・ドレイン拡散層408bを形成する。
【0225】
この後、例えば、スパッタ法により、ソース・ドレイン拡散層408b上及びポリシリコン層405上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層208b内及びポリシリコン層405内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0226】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層411,412を形成する。
【0227】
次に、図51に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う窒化シリコン層418を厚さ約30nmで形成する。続けて、例えば、CVD法により、窒化シリコン層418上に、層間絶縁層としての酸化シリコン層415aを厚さ約250nmで形成する。
【0228】
そして、例えば、CMP法により、窒化シリコン層418及び酸化シリコン層415aを、ゲート電極の上面が露出するまで研磨し、平坦化する。この時、ゲート電極の最上層であるニッケルシリサイド層412が研磨され、その一部又は全部が除去される場合がある。
【0229】
このような場合には、例えば、スパッタ法により、平坦化された窒化シリコン層418上及び酸化シリコン層415a上に、再び、ニッケル(Ni)層419を厚さ約10nmで形成する。また、約350℃、約30秒の熱処理を行うことで、ポリシリコン層405内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0230】
そして、図52に示すように、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去した後、約500℃、約30秒の熱処理を行うことで、ニッケルシリサイド層412を再び形成する。
【0231】
ところで、ポリシリコン層405内にインジウムをイオン注入してから現段階まで、上述したように、複数の熱処理ステップが実行される。これらの熱処理により、インジウムは、窒化タングステン層403の結晶粒界を経由して、ゲート絶縁層402と窒化タングステン層403との界面に析出し、インジウム析出層404bとなる。
【0232】
このインジウム析出層404bにより、nチャネルMOSトランジスタのゲート電極の仕事関数は、4.1eVになる。
【0233】
尚、図51のニッケル層419は、熱処理時にポリシリコン層405内のインジウムが外方向に拡散するのを防ぐ役割も果たす。
【0234】
次に、図53に示すように、例えば、CVD法により、酸化シリコン層415a上に酸化シリコン層415bを形成する。また、例えば、CMP法により、酸化シリコン層415bの表面を平坦化する。
【0235】
そして、酸化シリコン層415a,415b及び窒化シリコン層418に、ソース・ドレイン拡散層408bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン413a及びコンタクトプラグとしてのタングステン413bを形成する。
【0236】
また、例えば、CVD法により、酸化シリコン層415b上に酸化シリコン層416を形成する。また、例えば、CMP法により、酸化シリコン層416の表面を平坦化する。
【0237】
そして、酸化シリコン層416にコンタクトプラグとしてのタングステン413bに達する配線溝を形成した後、この配線溝内に、窒化タンタル層414a及び銅層414bからなる電極を埋め込む。
【0238】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極の仕事関数は、WNにより決定され、その値は、4.9eVとなる。これに対し、nチャネルMOSトランジスタのゲート電極の仕事関数は、Inにより決定され、その値は、3.9eVとなる。
【0239】
尚、pチャネルMOSトランジスタのゲート電極については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも1つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択できる。
【0240】
仕事関数変調に使用する材料、ここでは、ポリシリコン層405内にイオン注入する元素については、In, Ga, Tl, Sb, Bi などから選択できる。
【0241】
ゲート絶縁層202としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。
【0242】
例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層202として使用できる。
【0243】
第5実施の形態では、ポリシリコン層405内に注入した元素をゲート絶縁層402の直上に析出させたが、上述の第2及び第4実施の形態のように、ポリシリコン層405内に注入した元素を用いて合金層を形成し、この合金層により仕事関数変調を行うようにしてもよい。
【0244】
また、仕事関数変調に使用する元素は、イオン注入によりポリシリコン層内に注入したが、これ以外の方法により注入してもよい。仕事関数変調に使用する元素が注入される層は、ポリシリコン層に限られないが、半導体層であることが好ましい。
【0245】
C. まとめ
第5実施の形態によれば、デュアルメタルゲート電極の製造方法において、イオン注入と熱処理により、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行うことができる。
【0246】
(6) 第6実施の形態
第6実施の形態は、第1実施の形態の応用例に関し、本発明の例に関わるデュアルメタルゲート電極の製造方法を、ダマシンゲート構造を有するCMOS回路に適用した場合の例である。
【0247】
A. デバイス構造
図54は、第6実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図55は、図54のLV−LV線に沿う断面図、図56は、図54のLVI−LVI線に沿う断面図である。
【0248】
半導体基板500内には、STI構造の素子分離層501が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0249】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層505bと、ソース・ドレイン拡散層505b間のチャネル上のゲート絶縁層510と、ゲート絶縁層510上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層510上のモリブデン(Mo)層511から構成される。
【0250】
モリブデン層511の側壁部には、サイドウォールとしての酸化シリコン層506及び窒化シリコン層507が配置される。
【0251】
ソース・ドレイン拡散層505bの表面領域には、ニッケルシリサイド層508が配置される。
【0252】
窒化チタン層517a,517c及びアルミ層517bからなる電極は、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを経由して、ニッケルシリサイド層508及びゲート電極としてのモリブデン層511に接続される。
【0253】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層505bと、ソース・ドレイン拡散層505b間のチャネル上のゲート絶縁層510と、ゲート絶縁層510上のゲート電極とから構成される。
【0254】
ゲート電極は、ゲート絶縁層510上のガリウム(Ga)析出層512bと、ガリウム析出層512b上のモリブデン層511とから構成される。ここで、モリブデン層511は、pチャネルMOSトランジスタのゲート電極を構成するモリブデン層511と同じである。
【0255】
モリブデン層511の側壁部には、サイドウォールとしての酸化シリコン層506及び窒化シリコン層507が配置される。
【0256】
ソース・ドレイン拡散層505bの表面領域には、ニッケルシリサイド層508が配置される。
【0257】
窒化チタン層517a,517c及びアルミ層517bからなる電極は、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを経由して、ニッケルシリサイド層508及びゲート電極としてのモリブデン層511に接続される。
【0258】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層509,515,518により覆われる。
【0259】
B. 製造方法
第6実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0260】
まず、図57に示すように、半導体基板500内にSTI構造の素子分離層501を形成し、素子分離層501により分離された素子領域上に、熱酸化法により酸化シリコン層502を形成する。
【0261】
そして、例えば、CVD法により、酸化シリコン層502上に、ポリシリコン層503を厚さ約100nmで形成し、続けて、ポリシリコン層503上に窒化シリコン層504を厚さ約50nmで形成する。
【0262】
次に、図58に示すように、PEP及びRIEにより、窒化シリコン層504及びポリシリコン層503をパターニングしてダミーゲート電極を形成する。
【0263】
また、ダミーゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約800℃、約5秒の熱処理を行うことで、エクステンション拡散層505aを形成する。
【0264】
次に、図59に示すように、例えば、CVD法により、酸化シリコン層506及び窒化シリコン層507を形成する。また、RIEにより、酸化シリコン層506及び窒化シリコン層507をエッチングし、これらをサイドウォールとしてダミーゲート電極の側壁部に残す。
【0265】
この後、ダミーゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層505bを形成する。
【0266】
また、例えば、スパッタ法により、ソース・ドレイン拡散層505b上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層505b内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0267】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層508を形成する。
【0268】
次に、図60に示すように、例えば、CVD法により、ダミーゲート電極を覆う酸化シリコン層509を形成する。また、例えば、CMP法により、酸化シリコン層509を、ダミーゲート電極の上面が露出するまで研磨し、その表面を平坦化する。
【0269】
そして、ダミーゲート電極及びその直下の酸化シリコン層502を選択的に除去し、溝を形成する。
【0270】
この後、NMOSエリアにおいては、例えば、In+イオンをその溝内の半導体基板500の表面領域にイオン注入し、約1000℃の短時間熱処理(rapid thermal anneal)を行い、チャネル濃度を制御することで、トランジスタの閾値電圧を調整する。
【0271】
また、例えば、プラズマ酸窒化法により、ダミーゲート電極が取り除かれた溝内に極薄のゲート絶縁層510を形成する。
【0272】
次に、図61に示すように、例えば、有機ソースを用いたCVD法により、仕事関数が4.9eVのモリブデン(Mo)層511を厚さ約150nmで形成し、さらに、CMP法により、モリブデン層511を研磨して、これをゲート絶縁層510上の溝内に満たす。
【0273】
その結果、PMOSエリア及びNMOSエリア共に、モリブデン層511からなるゲート電極が形成される。
【0274】
次に、図62に示すように、例えば、スパッタ法により、酸化シリコン層509上に、仕事関数変調のための化合物層として、GaP層512aを厚さ約20nmで形成する。
【0275】
そして、例えば、PEP及びRIEにより、PMOSエリア内のGaP層512aを選択的に除去し、NMOSエリア内のnチャネルMOSトランジスタのゲート電極上にGaP層512aを残す。
【0276】
また、例えば、スパッタ法により、酸化シリコン層509上及びGaP層512a上に、メタルの凝集を防ぐキャップ層としての窒化チタン(TiN)層513を厚さ約20nmで形成する。
【0277】
この時点で、NMOSエリアは、Moからなるゲート電極上に、GaP/TiN の積層が配置された構造となる。
【0278】
次に、図63に示すように、例えば、窒素雰囲気中で、約500℃、約30秒の熱処理を行うと、GaP層512aは、窒化チタン層513に覆われているために凝集することなく、また、GaP層512a内のGaは、モリブデン層511の結晶粒界を経由して拡散し、ゲート絶縁層510とモリブデン層511との界面に析出し、ガリウム析出層412bとなる。
【0279】
この後、GaP層512a及び窒化チタン層513を除去する。
【0280】
次に、図64に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層515を形成する。また、例えば、CMP法により、酸化シリコン層515の表面を平坦化する。
【0281】
そして、酸化シリコン層509,515にソース・ドレイン拡散層505に達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを形成する。
【0282】
また、酸化シリコン層515上に、窒化チタン層517a,517c及びアルミ層517bからなる電極を形成し、酸化シリコン層515上に、これら電極を覆う酸化シリコン層518を形成する。
【0283】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、仕事関数が4.9eVのMoから構成される。
【0284】
また、nチャネルMOSトランジスタのゲート電極は、Ga/Mo の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層510の直上に析出されるGaの仕事関数に依存し、その値は、3.9eVとなり、仕事関数変調が適切に行われる。
【0285】
尚、ゲート絶縁層510としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層510として使用する。
【0286】
C. まとめ
第6実施の形態によれば、ダマシンゲート構造のデュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【0287】
(7) 第7実施の形態
第7実施の形態は、第2実施の形態の応用例に関し、本発明の例に関わるデュアルメタルゲート電極の製造方法を、ダマシンゲート構造を有するCMOS回路に適用した場合の例である。
【0288】
A. デバイス構造
図65は、第7実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図66は、図65のLXVI−LXVI線に沿う断面図、図67は、図65のLXVII−LXVII線に沿う断面図である。
【0289】
半導体基板500内には、STI構造の素子分離層501が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0290】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層505bと、ソース・ドレイン拡散層505b間のチャネル上のゲート絶縁層510と、ゲート絶縁層510上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層510上のモリブデン(Mo)層511から構成される。
【0291】
モリブデン層511の側壁部には、サイドウォールとしての酸化シリコン層506及び窒化シリコン層507が配置される。
【0292】
ソース・ドレイン拡散層505bの表面領域には、ニッケルシリサイド層508が配置される。
【0293】
窒化チタン層517a,517c及びアルミ層517bからなる電極は、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを経由して、ニッケルシリサイド層508及びゲート電極としてのモリブデン層511に接続される。
【0294】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層505bと、ソース・ドレイン拡散層505b間のチャネル上のゲート絶縁層510と、ゲート絶縁層510上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層510上のGaMoP層514から構成される。
【0295】
GaMoP層514の側壁部には、サイドウォールとしての酸化シリコン層506及び窒化シリコン層507が配置される。
【0296】
ソース・ドレイン拡散層505bの表面領域には、ニッケルシリサイド層508が配置される。
【0297】
窒化チタン層517a,517c及びアルミ層517bからなる電極は、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを経由して、ニッケルシリサイド層508及びゲート電極としてのモリブデン層511に接続される。
【0298】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層509,515,518により覆われる。
【0299】
B. 製造方法
第7実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0300】
まず、図68に示すように、仕事関数が4.9eVのモリブデン(Mo)層511からなるゲート電極を形成するまでを、上述の第6実施の形態と同様のプロセスにより実行する。
【0301】
この後、例えば、スパッタ法により、酸化シリコン層509上に、仕事関数変調のための化合物層として、GaP層512aを厚さ約20nmで形成する。
【0302】
そして、例えば、PEP及びRIEにより、PMOSエリア内のGaP層512aを選択的に除去し、NMOSエリア内のnチャネルMOSトランジスタのゲート電極上にGaP層512aを残す。
【0303】
また、例えば、スパッタ法により、酸化シリコン層509上及びGaP層512a上に、メタルの凝集を防ぐキャップ層としての窒化チタン(TiN)層513を厚さ約20nmで形成する。
【0304】
この時点で、NMOSエリアは、Moからなるゲート電極上に、GaP/TiN の積層が配置された構造となる。
【0305】
次に、図69に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行うと、GaP層512aは、窒化チタン層513に覆われているために凝集することなく、また、モリブデン層511は、GaP層512aと化学反応を起こし、GaMoP層514となる。
【0306】
この後、GaP層512a及び窒化チタン層513を除去する。
【0307】
次に、図70に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層515を形成する。また、例えば、CMP法により、酸化シリコン層515の表面を平坦化する。
【0308】
そして、酸化シリコン層509,515にソース・ドレイン拡散層505に達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを形成する。
【0309】
また、酸化シリコン層515上に、窒化チタン層517a,517c及びアルミ層517bからなる電極を形成し、酸化シリコン層515上に、これら電極を覆う酸化シリコン層518を形成する。
【0310】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、仕事関数が4.9eVのMoから構成される。また、nチャネルMOSトランジスタのゲート電極は、仕事関数が4.2eVのGaMoPから構成される。このように、nチャネルMOSトランジスタのゲート電極の仕事関数変調が適切に行われる。
【0311】
尚、ゲート絶縁層510としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層510として使用する。
【0312】
C. まとめ
第7実施の形態によれば、ダマシンゲート構造のデュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、ゲート電極を合金層に変換し、仕事関数変調を確実に行うことができる。
【0313】
5. 適用例
本発明の例は、例えば、図71及び図72に示すようなCMOSインバータ回路に適用できる。
【0314】
図71の例では、pチャネルMOSトランジスタPMOSとnチャネルMOSトランジスタNMOSとがチャネル長方向に並んで配置され、ゲート電極Gp,Gnは、それぞれ独立している。
【0315】
これに対し、図72の例では、pチャネルMOSトランジスタPMOSとnチャネルMOSトランジスタNMOSとがチャネル幅方向に並んで配置され、ゲート電極Gp,Gnは、一体化している。
【0316】
いずれの場合においても、本発明の例に関わるメタルゲート電極の製造方法を利用してトランジスタを形成することができる。
【0317】
4. その他
本発明の例によれば、メタルゲート電極の製造方法において、メタルの凝集を防止し、仕事関数変調を確実に行うことができる。
【0318】
尚、上述の実施の形態では、MOSトランジスタを例にとって説明しているが、ゲート絶縁層の材料が特に限定されない旨を述べたように、本発明の例は、MISトランジスタ全般に適用できる。
【0319】
また、本発明の例は、MIS(metal-insulator-semiconductor)構造を有する半導体装置、例えば、MISキャパシタに応用することもできる。
【0320】
素子分離層の構造は、STIに限られず、例えば、LOCOS法により形成されるフィールド絶縁層であってもよい。
【0321】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0322】
【図1】参考例としての製造方法の一工程を示す断面図。
【図2】参考例としての製造方法の一工程を示す断面図。
【図3】参考例としての製造方法の一工程を示す断面図。
【図4】第1基本構成としての製造方法の一工程を示す断面図。
【図5】第1基本構成としての製造方法の一工程を示す断面図。
【図6】第1基本構成としての製造方法の一工程を示す断面図。
【図7】第2基本構成としての製造方法の一工程を示す断面図。
【図8】第2基本構成としての製造方法の一工程を示す断面図。
【図9】第3基本構成としての製造方法の一工程を示す断面図。
【図10】第3基本構成としての製造方法の一工程を示す断面図。
【図11】第3基本構成としての製造方法の一工程を示す断面図。
【図12】ゲート電圧Vgとゲート容量Cgとの関係を示す図。
【図13】第1実施の形態としてのデバイス構造を示す平面図。
【図14】図13のXIV−XIV線に沿う断面図。
【図15】図13のXV−XV線に沿う断面図。
【図16】第1実施の形態としての製造方法の一工程を示す断面図。
【図17】第1実施の形態としての製造方法の一工程を示す断面図。
【図18】第1実施の形態としての製造方法の一工程を示す断面図。
【図19】第1実施の形態としての製造方法の一工程を示す断面図。
【図20】第1実施の形態としての製造方法の一工程を示す断面図。
【図21】第2実施の形態としてのデバイス構造を示す平面図。
【図22】図21のXXII−XXII線に沿う断面図。
【図23】図21のXXIII−XXIII線に沿う断面図。
【図24】第2実施の形態としての製造方法の一工程を示す断面図。
【図25】第2実施の形態としての製造方法の一工程を示す断面図。
【図26】第2実施の形態としての製造方法の一工程を示す断面図。
【図27】第2実施の形態としての製造方法の一工程を示す断面図。
【図28】第2実施の形態としての製造方法の一工程を示す断面図。
【図29】第3実施の形態としてのデバイス構造を示す平面図。
【図30】図29のXXX−XXX線に沿う断面図。
【図31】図29のXXXI−XXXI線に沿う断面図。
【図32】第3実施の形態としての製造方法の一工程を示す断面図。
【図33】第3実施の形態としての製造方法の一工程を示す断面図。
【図34】第3実施の形態としての製造方法の一工程を示す断面図。
【図35】第3実施の形態としての製造方法の一工程を示す断面図。
【図36】第3実施の形態としての製造方法の一工程を示す断面図。
【図37】第4実施の形態としてのデバイス構造を示す平面図。
【図38】図37のXXXVIII−XXXVIII線に沿う断面図。
【図39】図37のXXXIX−XXXIX線に沿う断面図。
【図40】第4実施の形態としての製造方法の一工程を示す断面図。
【図41】第4実施の形態としての製造方法の一工程を示す断面図。
【図42】第4実施の形態としての製造方法の一工程を示す断面図。
【図43】第4実施の形態としての製造方法の一工程を示す断面図。
【図44】第4実施の形態としての製造方法の一工程を示す断面図。
【図45】第5実施の形態としてのデバイス構造を示す平面図。
【図46】図45のXLVI−XLVI線に沿う断面図。
【図47】図45のXLVII−XLVII線に沿う断面図。
【図48】第5実施の形態としての製造方法の一工程を示す断面図。
【図49】第5実施の形態としての製造方法の一工程を示す断面図。
【図50】第5実施の形態としての製造方法の一工程を示す断面図。
【図51】第5実施の形態としての製造方法の一工程を示す断面図。
【図52】第5実施の形態としての製造方法の一工程を示す断面図。
【図53】第5実施の形態としての製造方法の一工程を示す断面図。
【図54】第6実施の形態としてのデバイス構造を示す平面図。
【図55】図54のLV−LV線に沿う断面図。
【図56】図54のLVI−LVI線に沿う断面図。
【図57】第6実施の形態としての製造方法の一工程を示す断面図。
【図58】第6実施の形態としての製造方法の一工程を示す断面図。
【図59】第6実施の形態としての製造方法の一工程を示す断面図。
【図60】第6実施の形態としての製造方法の一工程を示す断面図。
【図61】第6実施の形態としての製造方法の一工程を示す断面図。
【図62】第6実施の形態としての製造方法の一工程を示す断面図。
【図63】第6実施の形態としての製造方法の一工程を示す断面図。
【図64】第6実施の形態としての製造方法の一工程を示す断面図。
【図65】第7実施の形態としてのデバイス構造を示す平面図。
【図66】図65のLXVI−LXVI線に沿う断面図。
【図67】図65のLXVII−LXVII線に沿う断面図。
【図68】第7実施の形態としての製造方法の一工程を示す断面図。
【図69】第7実施の形態としての製造方法の一工程を示す断面図。
【図70】第7実施の形態としての製造方法の一工程を示す断面図。
【図71】適用例としてのCMOSインバータ回路を示す平面図。
【図72】適用例としてのCMOSインバータ回路を示す平面図。
【符号の説明】
【0323】
100,200: 半導体(ex.シリコン)基板、 101,201: 素子分離層(STI)、 102,202: ゲート絶縁層、 103,104: 導電層、 203,205: ルテニウム(Ru)層、 204a: InSb層、 204b: インジウム析出層、 206: InRuSb層、 208a: エクステンション拡散層、 208b: ソース・ドレイン拡散層、 207,209: 窒化シリコン層、 210,212,215: 酸化シリコン層、 211: ニッケルシリサイド層、 213a: チタン/窒化チタン、 213b: タングステン、 214a,214c: 窒化チタン層、 214b: アルミ層。
【技術分野】
【0001】
本発明は、メタルゲート電極、特に、CMOS回路に使用されるデュアルメタルゲート電極の製造方法に関する。
【背景技術】
【0002】
従来、微細化によるMOSFETの高性能化を実現するために、メタルゲート電極が提案されている。メタルゲート電極を採用すると、ポリシリコンゲート電極で問題となるゲート電極の空乏化が生じないため、空乏化によるゲート絶縁膜の実効膜厚の増加を防止でき、微細化には有利となる。
【0003】
ここで、メタルゲート電極を持つMOSFETの閾値電圧は、チャネル領域の不純物濃度とメタルゲート電極の仕事関数とで決定される。仕事関数に関しては、pチャネルMOSFETでは、4.8eV以上に設定され、nチャネルMOSFETでは、4.3eV以下に設定される。
【0004】
ところで、現在の半導体集積回路は、CMOS回路により構成されるのが一般的である。従って、ウェハプロセスにおいて、CMOS回路のゲート電極、いわゆるデュアルメタルゲート電極を形成するには、2種類のメタルの成膜技術を確立すると共に、製造工程の複雑化を回避するための技術が必要になる。
【0005】
しかし、2種類のメタルの成膜技術を確立することは、コスト的に非常にリスクが大きいため、W−In合金プロセスによる仕事関数変調デュアルメタルゲート電極の製造方法が提案されている(例えば、特許文献1を参照)。
【0006】
この方法の問題点は、Inが低融点材料(融点120℃)であるが故に、加熱処理によりWとInとを合金化させるときにInが凝集し、合金化がうまく進まないという点にある。
【特許文献1】特開2000−315789号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の例では、仕事関数変調によるメタルゲート電極の製造方法においてメタルの凝集を防止する技術を提案する。
【課題を解決するための手段】
【0008】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第1メタル層を形成する工程と、前記第1メタル層上に仕事関数変調に使用する元素を含む第2メタル層を形成する工程と、前記第2メタル層上に前記第2メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記第1メタル層との界面に析出させる工程とを備える。
【0009】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第1メタル層を形成する工程と、前記第1メタル層上に仕事関数変調に使用する元素を含む第2メタル層を形成する工程と、前記第2メタル層上に前記第2メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記第1メタル層と前記第2メタル層の合金層を形成する工程とを備える。
【0010】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを備える。
【0011】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記メタル層と前記化合物層の合金層を形成する工程とを備える。
【0012】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを備える。
【0013】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記メタル層と反応させて合金層を形成する工程とを備える。
【発明の効果】
【0014】
本発明の例によれば、仕事関数変調によるメタルゲート電極の製造方法においてメタルの凝集を防止できる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【0016】
1. 基本構成
(1) 参考例
CMOS回路において、仕事関数変調は、例えば、nチャネルMOSFETのゲート電極に対して行われる。即ち、pチャネルMOSFETのゲート電極として使用されるメタルを形成した後、その一部の仕事関数を合金化により変調し、nチャネルMOSFETのゲート電極として使用する。
【0017】
具体的には、まず、図1に示すように、半導体基板100内にSTI(shallow trench isolation)構造の素子分離層101を形成し、素子分離層101により分離された素子領域上にゲート絶縁層102を形成する。そして、例えば、CVD法により、ゲート絶縁層102上に、仕事関数4.9eVのタングステン(W)からなる導電層103を厚さ約50nmで形成する。
【0018】
ここで、図面上、NMOSエリアとは、NチャネルMOSトランジスタを形成するエリアを示し、PMOSエリアとは、PチャネルMOSトランジスタを形成するエリアを示している。
【0019】
次に、図2に示すように、例えば、スパッタ法により、導電層103上に、仕事関数3.9eVのインジウム(In)からなる導電層104を厚さ約20nmで形成する。また、例えば、PEP(photo engraving process)及びRIE(reactive ion etching)により、PMOSエリア内の導電層104を選択的に除去する。
【0020】
次に、図3に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行い、導電層103,104を反応させる。即ち、NMOSエリア内のタングステンとインジウムとを合金化し、nチャネルMOSトランジスタのゲート電極として使用できるW−In合金を形成する。
【0021】
この方法の問題点は、図3に示すように、熱処理による合金化時に、インジウムの融点が低いために、インジウムは、タングステンと反応するよりも前に凝集し、複数の粒104aとなってしまう点にある。
【0022】
(2) 第1基本構成
第1基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い材料で挟み込み、低融点材料の凝集を防止する方法に関する。
【0023】
具体的には、まず、図4に示すように、半導体基板100内にSTI構造の素子分離層101を形成し、素子分離層101により分離された素子領域上にゲート絶縁層102を形成する。そして、例えば、CVD法により、ゲート絶縁層102上に、仕事関数4.9eVのタングステン(W)からなる導電層103を厚さ約50nmで形成する。
【0024】
この後、例えば、スパッタ法により、導電層103上に、仕事関数3.9eVのインジウム(In)からなる導電層104を厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内の導電層104を選択的に除去する。
【0025】
また、例えば、CVD法により、導電層103,104上に、タングステン(W)からなるキャップ層105を厚さ約100nmで形成する。この時点で、NMOSエリアは、導電層104が導電層103とキャップ層105との間に挟み込まれたタングステン/インジウム/タングステンの積層構造となる。
【0026】
次に、図5に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行い、導電層103,104を反応させる。即ち、NMOSエリア内のタングステンとインジウムとを合金化し、nチャネルMOSトランジスタのゲート電極として使用できるW−In合金層106を形成する。
【0027】
この時、インジウムは、キャップ層105としてのタングステンにより覆われているため、凝集することなく、タングステンと反応する。
【0028】
尚、仕事関数変調は、上述のような合金化によるものの他、ゲート絶縁層102と導電層103との界面に、低い仕事関数の材料を析出させることによっても行うことができる。ここでは、図4の導電層104としてのインジウムを析出させればよい。
【0029】
この場合には、図6に示すように、窒素雰囲気中における熱処理により、NMOSエリア内の導電層104を構成するインジウムを、導電層103を構成するタングステンの粒界を経由して、ゲート絶縁層102と導電層103との界面に析出させ、析出層107を形成する。
【0030】
この時も、インジウムは、キャップ層105としてのタングステンにより覆われているため、凝集することなく、ゲート絶縁層102と導電層103との界面に析出する。
【0031】
(3) 第2基本構成
第2基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い材料により覆い、低融点材料の凝集を防止する方法に関する。
【0032】
具体的には、まず、図7に示すように、半導体基板100内にSTI構造の素子分離層101を形成し、素子分離層101により分離された素子領域上にゲート絶縁層102を形成する。
【0033】
そして、例えば、スパッタ法により、ゲート絶縁層102上に、仕事関数3.9eVのインジウム(In)からなる導電層104を厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内の導電層104を選択的に除去する。
【0034】
この後、例えば、CVD法により、ゲート絶縁層102上及び導電層104上に、仕事関数4.9eVのタングステン(W)からなるキャップ層105を厚さ約100nmで形成する。この時点で、NMOSエリアは、導電層104がキャップ層105により覆われたインジウム/タングステンの積層構造となる。
【0035】
次に、図8に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行い、導電層104とキャップ層105とを反応させる。即ち、NMOSエリア内のタングステンとインジウムとを合金化し、nチャネルMOSトランジスタのゲート電極として使用できるW−In合金層106を形成する。
【0036】
この時、インジウムは、キャップ層105としてのタングステンにより覆われているため、凝集することなく、タングステンと反応する。
【0037】
第2基本構成では、インジウムがゲート絶縁層102に直接接触しているため、熱処理時には、インジウムがゲート絶縁膜102から剥離しないように、その条件が設定される。
【0038】
(4) 第3基本構成
第3基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い化合物とし、メタルの凝集を防止する方法に関する。
【0039】
具体的には、まず、図9に示すように、半導体基板100内にSTI構造の素子分離層101を形成し、素子分離層101により分離された素子領域上にゲート絶縁層102を形成する。そして、ゲート絶縁層102上に、仕事関数4.9eVのタングステン(W)からなる導電層103を厚さ約50nmで形成する。
【0040】
この後、導電層103上に、仕事関数3.9eVのインジウム(In)を含む化合物、例えば、化合物半導体(InP, InSbなど)からなる導電層108を厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内の導電層108を選択的に除去する。
【0041】
次に、図10に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行い、導電層103,108を反応させる。
【0042】
この時、例えば、化合物としてInPを用いる場合、InPの融点は、約1080℃であり、Inの融点(120℃)よりも十分に高いため、凝集を発生させることなく、nチャネルMOSトランジスタのゲート電極として使用できるW−In−P合金層109が形成される。
【0043】
また、例えば、化合物としてInSbを用いる場合、InSbの融点は、約580℃であり、Inの融点よりも十分に高いため、凝集を発生させることなく、nチャネルMOSトランジスタのゲート電極として使用できるW−In−Sb合金層109が形成される。
【0044】
尚、第1基本構成で説明したように、仕事関数変調は、合金化によるものの他、ゲート絶縁層102と導電層103との界面に、低い仕事関数の材料を析出させることによっても行うことができる。ここでは、図9の導電層108内のインジウムを析出させればよい。
【0045】
この場合には、図11に示すように、窒素雰囲気中における熱処理により、導電層108内のインジウムを、導電層103を構成するタングステンの粒界を経由して、ゲート絶縁層102と導電層103との界面に析出させ、析出層107を形成する。
【0046】
この時も、導電層108は、高い融点を有する化合物により構成されているため、凝集することなく、ゲート絶縁層102と導電層103との界面に析出する。第3基本構成は、第1基本構成と組み合わせることもできる。即ち、化合物上に、キャップ層としての導電層を形成してもよい。
【0047】
2. 仕事関数変調の実験結果
仕事関数変調の実験結果について説明する。
【0048】
図12は、MOSキャパシタのゲート容量Cgとゲート電圧Vgとの関係を示している。
【0049】
曲線501は、ゲート電極がタングステン(W)からなるMOSキャパシタ(試料1)のCg−Vg特性であり、曲線502は、ゲート電極がタングステン(W)/インジウム(In)/タングステン(W)からなるMOSキャパシタ(試料2)のCg−Vg特性である。
【0050】
尚、試料1,2共に、ゲート電極を形成する際に、窒素雰囲気中で、約400℃、1時間の熱処理を行っている。
【0051】
試料1のフラットバンド時の電圧Vfbは、−0.02Vであり、これからゲート電極の仕事関数は、4.9eVと算出される。また、試料2のフラットバンド時の電圧Vfbは、−0.92Vであり、これからゲート電極の仕事関数は、4.0eVと算出される。
【0052】
このように、試料2の仕事関数が小さくなる主たる理由は、熱処理によりインジウムがゲート絶縁層とタングステン層との間に析出することに起因する。
【0053】
3. 材料例
本発明の例に関わる仕事関数変調によるメタルゲート電極の製造方法に適用される材料例について説明する。
【0054】
pチャネルMOSトランジスタのゲート電極については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも1つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択する。
【0055】
仕事関数変調に使用する材料については、In, Ga, Tl, Sb, Bi などのメタル、又は、これらメタルの少なくとも1つを含む合金などから選択する。また、仕事関数変調に使用する材料は、InP, InSb, GaInSb, GaSbなどのIn ,Ga 又はそれらの両方を含むIII-V族化合物半導体であってもよい。
【0056】
メタルの凝集防止に使用するキャップ層については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも1つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択する。
【0057】
また、キャップ層は、仕事関数変調に使用する材料との反応に寄与しないバリア機能を持つ材料、例えば、窒化チタン、窒化タンタル、窒化タングステン、窒化チタンシリコン(TiSiN)、炭化チタン、炭化タングステンなどから構成することもできる。
【0058】
pチャネルMOSトランジスタのゲート電極としての材料とキャップ層としての材料は、同一であってもよいし、また、互いに異なっていてもよい。
【0059】
4. 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【0060】
(1) 第1実施の形態
第1実施の形態は、第1基本構成に基づくデュアルメタルゲート電極の製造方法に関し、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行う例である。
【0061】
A. デバイス構造
図13は、第1実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図14は、図13のXIV−XIV線に沿う断面図、図15は、図13のXV−XV線に沿う断面図である。
【0062】
半導体基板200内には、STI構造の素子分離層201が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0063】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層208bと、ソース・ドレイン拡散層208b間のチャネル上のゲート絶縁層202と、ゲート絶縁層202上のゲート電極とから構成される。
【0064】
ゲート電極は、ゲート絶縁層202上のルテニウム(Ru)層203と、ルテニウム層203上のルテニウム層205とから構成される。ここで、ルテニウム層203,205は、プロセス上、二つに分けたものであり、構造としては、両者は一体化している。
【0065】
ルテニウム層205上には、マスク材としての窒化シリコン層207が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層209及び酸化シリコン層210が配置される。
【0066】
ソース・ドレイン拡散層208bの表面領域には、ニッケルシリサイド層211が配置される。
【0067】
窒化チタン層214a,214c及びアルミ層214bからなる電極は、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを経由して、ニッケルシリサイド層211及びゲート電極としてのルテニウム層205に接続される。
【0068】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層208bと、ソース・ドレイン拡散層208b間のチャネル上のゲート絶縁層202と、ゲート絶縁層202上のゲート電極とから構成される。
【0069】
ゲート電極は、ゲート絶縁層202上のインジウム(In)析出層204bと、インジウム析出層204b上のルテニウム層203と、ルテニウム層203上のInSb層204aと、InSb層204a上のルテニウム層205とから構成される。ここで、ルテニウム層203,205は、pチャネルMOSトランジスタのゲート電極を構成するルテニウム層203,205と同じである。
【0070】
ルテニウム層205上には、マスク材としての窒化シリコン層207が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層209及び酸化シリコン層210が配置される。
【0071】
ソース・ドレイン拡散層208bの表面領域には、ニッケルシリサイド層211が配置される。
【0072】
窒化チタン層214a,214c及びアルミ層214bからなる電極は、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを経由して、ニッケルシリサイド層211及びゲート電極としてのルテニウム層205に接続される。
【0073】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層212,215により覆われる。
【0074】
B. 製造方法
第1実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0075】
まず、図16に示すように、半導体基板200内にSTI構造の素子分離層201を形成し、素子分離層201により分離された素子領域上に、熱酸化法によりゲート絶縁層202を形成する。そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層202上に、ルテニウム層203を厚さ約60nmで形成する。
【0076】
この後、例えば、スパッタ法により、ルテニウム層203上に、InSb層204aを厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内のInSb層204aを選択的に除去する。
【0077】
また、例えば、有機ソースを用いたCVD法により、ルテニウム層203上及びInSb層204a上に、ルテニウム層205を厚さ約20nmで形成する。この時点で、NMOSエリアは、InSb層204aがルテニウム層203,205の間に挟み込まれた Ru/InSb/Ru の積層構造となる。
【0078】
次に、図17に示すように、例えば、窒素雰囲気中で、約500℃、約30秒の熱処理を行う。その結果、InSb層204a内のInは、ルテニウム層203の結晶粒界を経由して拡散し、ゲート絶縁層202とルテニウム層203との界面に析出し、インジウム析出層204bとなる。
【0079】
次に、図18に示すように、例えば、CVD法により、ルテニウム層205上に窒化シリコン層207を形成する。また、PEP及びRIEにより、窒化シリコン層207をパターニングし、さらに、この窒化シリコン層207をマスクにして、RIEにより、ルテニウム層203,205、InSb層204a、インジウム析出層204b及びゲート絶縁層202をエッチングする。
【0080】
結果として、PMOSエリア内には、RuからなるpチャネルMOSトランジスタのメタルゲート電極が形成され、NMOSエリア内には、In/Ru/InSb/Ruの積層からなるnチャネルMOSトランジスタのメタルゲート電極が形成される。
【0081】
この後、メタルゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層208aを形成する。
【0082】
次に、図19に示すように、例えば、CVD法により、窒化シリコン層209及び酸化シリコン層210を形成する。また、RIEにより、窒化シリコン層209及び酸化シリコン層210をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【0083】
この後、メタルゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層208bを形成する。
【0084】
また、例えば、スパッタ法により、ソース・ドレイン拡散層208b上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層208b内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0085】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層211を形成する。
【0086】
次に、図20に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層212を形成する。また、例えば、CMP(chemical mechanical polishing)法により、酸化シリコン層212の表面を平坦化する。
【0087】
そして、酸化シリコン層212にソース・ドレイン拡散層208bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを形成する。
【0088】
また、酸化シリコン層212上に、窒化チタン層214a,214c及びアルミ層214bからなる電極を形成し、酸化シリコン層212上に、これら電極を覆う酸化シリコン層215を形成する。
【0089】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、仕事関数が5.0eVのRuから構成される。
【0090】
また、nチャネルMOSトランジスタのゲート電極は、In/Ru/InSb/Ru の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層202の直上に析出されるInの仕事関数に依存し、その値は、3.9eVとなり、仕事関数変調が適切に行われる。
【0091】
尚、ゲート絶縁層202としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層202として使用する。
【0092】
C. まとめ
第1実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【0093】
(2) 第2実施の形態
第2実施の形態は、第1基本構成に基づくデュアルメタルゲート電極の製造方法に関し、合金化により仕事関数変調を行う例である。
【0094】
A. デバイス構造
図21は、第2実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図22は、図21のXXII−XXII線に沿う断面図、図23は、図21のXXIII−XXIII線に沿う断面図である。
【0095】
半導体基板200内には、STI構造の素子分離層201が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0096】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層208bと、ソース・ドレイン拡散層208b間のチャネル上のゲート絶縁層202と、ゲート絶縁層202上のゲート電極とから構成される。
【0097】
ゲート電極は、ゲート絶縁層202上のルテニウム(Ru)層203と、ルテニウム層203上のルテニウム層205とから構成される。ここで、ルテニウム層203,205は、第1実施の形態と同様に、構造としては、両者は一体化している。
【0098】
ルテニウム層205上には、マスク材としての窒化シリコン層207が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層209及び酸化シリコン層210が配置される。
【0099】
ソース・ドレイン拡散層208bの表面領域には、ニッケルシリサイド層211が配置される。
【0100】
窒化チタン層214a,214c及びアルミ層214bからなる電極は、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを経由して、ニッケルシリサイド層211及びゲート電極としてのルテニウム層205に接続される。
【0101】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層208bと、ソース・ドレイン拡散層208b間のチャネル上のゲート絶縁層202と、ゲート絶縁層202上のゲート電極とから構成される。
【0102】
ゲート電極は、ゲート絶縁層202上の合金層としてのInRuSb層206と、InRuSb層206上のルテニウム層205とから構成される。ここで、ルテニウム層205は、pチャネルMOSトランジスタのゲート電極を構成するルテニウム層205と同じである。
【0103】
ルテニウム層205上には、マスク材としての窒化シリコン層207が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層209及び酸化シリコン層210が配置される。
【0104】
ソース・ドレイン拡散層208bの表面領域には、ニッケルシリサイド層211が配置される。
【0105】
窒化チタン層214a,214c及びアルミ層214bからなる電極は、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを経由して、ニッケルシリサイド層211及びゲート電極としてのルテニウム層205に接続される。
【0106】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層212,215により覆われる。
【0107】
B. 製造方法
第2実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0108】
まず、図24に示すように、半導体基板200内にSTI構造の素子分離層201を形成し、素子分離層201により分離された素子領域上に、熱酸化法によりゲート絶縁層202を形成する。そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層202上に、ルテニウム層203を厚さ約60nmで形成する。
【0109】
この後、例えば、スパッタ法により、ルテニウム層203上に、InSb層204aを厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内のInSb層204aを選択的に除去する。
【0110】
また、例えば、有機ソースを用いたCVD法により、ルテニウム層203上及びInSb層204a上に、ルテニウム層205を厚さ約20nmで形成する。この時点で、NMOSエリアは、InSb層204aがルテニウム層203,205の間に挟み込まれた Ru/InSb/Ru の積層構造となる。
【0111】
次に、図25に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行う。その結果、InSb層204aは、ルテニウム層203,205と化学反応し、合金層としてのInRuSb層206となる。ここで、熱処理は、InRuSb層206がゲート絶縁層202まで達するような条件で行われる。
【0112】
次に、図26に示すように、例えば、CVD法により、ルテニウム層205上に窒化シリコン層207を形成する。また、PEP及びRIEにより、窒化シリコン層207をパターニングし、さらに、この窒化シリコン層207をマスクにして、RIEにより、ルテニウム層203,205、InRuSb層206及びゲート絶縁層202をエッチングする。
【0113】
結果として、PMOSエリア内には、RuからなるpチャネルMOSトランジスタのメタルゲート電極が形成され、NMOSエリア内には、InRuSb/Ruの積層からなるnチャネルMOSトランジスタのメタルゲート電極が形成される。
【0114】
この後、メタルゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層208aを形成する。
【0115】
次に、図27に示すように、例えば、CVD法により、窒化シリコン層209及び酸化シリコン層210を形成する。また、RIEにより、窒化シリコン層209及び酸化シリコン層210をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【0116】
この後、メタルゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層208bを形成する。
【0117】
また、例えば、スパッタ法により、ソース・ドレイン拡散層208b上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層208b内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0118】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層211を形成する。
【0119】
次に、図28に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層212を形成する。また、例えば、CMP法により、酸化シリコン層212の表面を平坦化する。
【0120】
そして、酸化シリコン層212にソース・ドレイン拡散層208bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン213a及びコンタクトプラグとしてのタングステン213bを形成する。
【0121】
また、酸化シリコン層212上に、窒化チタン層214a,214c及びアルミ層214bからなる電極を形成し、酸化シリコン層212上に、これら電極を覆う酸化シリコン層215を形成する。
【0122】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、仕事関数が5.0eVのRuから構成される。
【0123】
また、nチャネルMOSトランジスタのゲート電極は、InRuSb/Ru の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層202の直上のInRuSbの仕事関数に依存し、その値は、4.1eVとなり、仕事関数変調が適切に行われる。
【0124】
尚、ゲート絶縁層202としては、第1実施の形態と同様に、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層202として使用する。
【0125】
C. まとめ
第2実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の合金層をゲート絶縁層の直上に形成し、仕事関数変調を確実に行うことができる。
【0126】
(3) 第3実施の形態
第3実施の形態は、第3基本構成に基づくデュアルメタルゲート電極の製造方法に関し、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行う例である。
【0127】
第3実施の形態では、メタル上にポリシリコンを積層するゲート構造について説明する。
【0128】
A. デバイス構造
図29は、第3実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図30は、図29のXXX−XXX線に沿う断面図、図31は、図29のXXXI−XXXI線に沿う断面図である。
【0129】
半導体基板300内には、STI構造の素子分離層301が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0130】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層308bと、ソース・ドレイン拡散層308b間のチャネル上のゲート絶縁層302と、ゲート絶縁層302上のゲート電極とから構成される。
【0131】
ゲート電極は、ゲート絶縁層302上のタングステン(W)層303と、タングステン層303上の窒化チタン(TiN)層305と、窒化チタン層305上のポリシリコン層307と、ポリシリコン層307上のニッケルシリサイド層312とから構成される。
【0132】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層309及び酸化シリコン層310が配置される。
【0133】
ソース・ドレイン拡散層308bの表面領域には、ニッケルシリサイド層311が配置される。
【0134】
窒化チタン層314a,314c及びアルミ層314bからなる電極は、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを経由して、ニッケルシリサイド層311,312に接続される。
【0135】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層308bと、ソース・ドレイン拡散層308b間のチャネル上のゲート絶縁層302と、ゲート絶縁層302上のゲート電極とから構成される。
【0136】
ゲート電極は、ゲート絶縁層302上のガリウム(Ga)析出層304bと、ガリウム析出層304b上のタングステン層303と、タングステン層303上のGaSb層304aと、GaSb層304a上の窒化チタン層305と、窒化チタン層305上のポリシリコン層307と、ポリシリコン層307上のニッケルシリサイド層312とから構成される。
【0137】
ここで、タングステン層303、窒化チタン層305、ポリシリコン層307及びニッケルシリサイド層312は、pチャネルMOSトランジスタのゲート電極を構成するタングステン層303、窒化チタン層305、ポリシリコン層307及びニッケルシリサイド層312と同じである。
【0138】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層309及び酸化シリコン層310が配置される。
【0139】
ソース・ドレイン拡散層308bの表面領域には、ニッケルシリサイド層311が配置される。
【0140】
窒化チタン層314a,314c及びアルミ層314bからなる電極は、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを経由して、ニッケルシリサイド層311,312に接続される。
【0141】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層315,316により覆われる。
【0142】
B. 製造方法
第3実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0143】
まず、図32に示すように、半導体基板300内にSTI構造の素子分離層301を形成し、素子分離層301により分離された素子領域上に、熱酸化法によりゲート絶縁層302を形成する。そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層302上に、タングステン層303を厚さ約20nmで形成する。
【0144】
この後、例えば、スパッタ法により、タングステン層303上に、GaSb層304aを厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内のGaSb層304aを選択的に除去する。
【0145】
また、例えば、有機ソースを用いたCVD法により、タングステン層303上及びGaSb層304a上に、窒化チタン層305を厚さ約20nmで形成する。この時点で、NMOSエリアは、GaSb層304aがタングステン層303と窒化チタン層305との間に挟み込まれた W/GaSb/TiN の積層構造となる。
【0146】
次に、図33に示すように、例えば、窒素雰囲気中で、約500℃、約30秒の熱処理を行う。その結果、GaSb層304a内のGaは、タングステン層303の結晶粒界を経由して拡散し、ゲート絶縁層302とタングステン層303との界面に析出し、ガリウム析出層304bとなる。
【0147】
ここで、熱処理時、窒化チタン層305は、化合物半導体であるGaSb層304aの凝集を防止するキャップ層として機能する。
【0148】
尚、GaSb層304aは、比較的凝集が発生し難い性質を有しているため、窒化チタン層305を省略することも可能である。
【0149】
次に、図34に示すように、例えば、CVD法により、窒化チタン層305上にポリシリコン層307を厚さ約90nmで形成する。続いて、PMOSエリアにおいては、ポリシリコン層307内にp型不純物(例えば、B)をイオン注入し、NMOSエリアにおいては、ポリシリコン層307内にn型不純物(例えば、P)をイオン注入する。
【0150】
この後、例えば、CVD法により、ポリシリコン層307上に窒化シリコン層317を形成する。そして、PEP及びRIEにより、窒化シリコン層317をパターニングし、さらに、この窒化シリコン層317をマスクにして、RIEにより、ポリシリコン層307、窒化チタン層305、GaSb層304a、タングステン層303、ガリウム析出層304b及びゲート絶縁層302を順次エッチングする。
【0151】
結果として、PMOSエリア内には、W/TiN/poly-Siの積層からなるpチャネルMOSトランジスタのメタルゲート電極が形成され、NMOSエリア内には、Ga/W/GaSb/TiN/poly-Siの積層からなるnチャネルMOSトランジスタのメタルゲート電極が形成される。
【0152】
この後、メタルゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層308aを形成する。
【0153】
次に、図35に示すように、例えば、CVD法により、窒化シリコン層309及び酸化シリコン層310を形成する。また、RIEにより、窒化シリコン層309及び酸化シリコン層310をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【0154】
この後、メタルゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層308bを形成する。
【0155】
また、例えば、スパッタ法により、ソース・ドレイン拡散層308b上及びポリシリコン層307上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層308b内及びポリシリコン層307内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0156】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層311,312を形成する。
【0157】
次に、図36に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層315を形成する。また、例えば、CMP法により、酸化シリコン層315の表面を平坦化する。
【0158】
そして、酸化シリコン層315にソース・ドレイン拡散層308bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを形成する。
【0159】
また、酸化シリコン層315上に、窒化チタン層314a,314c及びアルミ層314bからなる電極を形成し、酸化シリコン層315上に、これら電極を覆う酸化シリコン層316を形成する。
【0160】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、W/TiN/poly-Si/Ni-silicideの積層から構成され、ゲート絶縁層302の直上には、仕事関数が4.9eVのWが配置される。
【0161】
また、nチャネルMOSトランジスタのゲート電極は、Ga/W/GaSb/TiN/poly-Si /Ni-silicide の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層202の直上に析出されるGaの仕事関数に依存し、その値は、4.2eVとなり、仕事関数変調が適切に行われる。
【0162】
尚、ゲート絶縁層302としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層302として使用する。
【0163】
C. まとめ
第3実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【0164】
(4) 第4実施の形態
第4実施の形態は、第3基本構成に基づくデュアルメタルゲート電極の製造方法に関し、合金化により仕事関数変調を行う例である。
【0165】
第4実施の形態では、メタル上にポリシリコンを積層するゲート構造について説明する。
【0166】
A. デバイス構造
図37は、第4実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図38は、図37のXXXVIII−XXXVIII線に沿う断面図、図39は、図37のXXXIX−XXXIX線に沿う断面図である。
【0167】
半導体基板300内には、STI構造の素子分離層301が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0168】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層308bと、ソース・ドレイン拡散層308b間のチャネル上のゲート絶縁層302と、ゲート絶縁層302上のゲート電極とから構成される。
【0169】
ゲート電極は、ゲート絶縁層302上のタングステン(W)層303と、タングステン層303上の窒化チタン(TiN)層305と、窒化チタン層305上のポリシリコン層307と、ポリシリコン層307上のニッケルシリサイド層312とから構成される。
【0170】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層309及び酸化シリコン層310が配置される。
【0171】
ソース・ドレイン拡散層308bの表面領域には、ニッケルシリサイド層311が配置される。
【0172】
窒化チタン層314a,314c及びアルミ層314bからなる電極は、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを経由して、ニッケルシリサイド層311,312に接続される。
【0173】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層308bと、ソース・ドレイン拡散層308b間のチャネル上のゲート絶縁層302と、ゲート絶縁層302上のゲート電極とから構成される。
【0174】
ゲート電極は、ゲート絶縁層302上の合金層としてのGaWSb層306と、GaWSb層306上の窒化チタン層305と、窒化チタン層305上のポリシリコン層307と、ポリシリコン層307上のニッケルシリサイド層312とから構成される。
【0175】
ここで、窒化チタン層305、ポリシリコン層307及びニッケルシリサイド層312は、pチャネルMOSトランジスタのゲート電極を構成する窒化チタン層305、ポリシリコン層307及びニッケルシリサイド層312と同じである。
【0176】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層309及び酸化シリコン層310が配置される。
【0177】
ソース・ドレイン拡散層308bの表面領域には、ニッケルシリサイド層311が配置される。
【0178】
窒化チタン層314a,314c及びアルミ層314bからなる電極は、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを経由して、ニッケルシリサイド層311,312に接続される。
【0179】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層315,316により覆われる。
【0180】
B. 製造方法
第4実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0181】
まず、図40に示すように、半導体基板300内にSTI構造の素子分離層301を形成し、素子分離層301により分離された素子領域上に、熱酸化法によりゲート絶縁層302を形成する。そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層302上に、タングステン層303を厚さ約20nmで形成する。
【0182】
この後、例えば、スパッタ法により、タングステン層303上に、GaSb層304aを厚さ約20nmで形成する。また、例えば、PEP及びRIEにより、PMOSエリア内のGaSb層304aを選択的に除去する。
【0183】
また、例えば、有機ソースを用いたCVD法により、タングステン層303上及びGaSb層304a上に、窒化チタン層305を厚さ約20nmで形成する。この時点で、NMOSエリアは、GaSb層304aがタングステン層303と窒化チタン層305との間に挟み込まれた W/GaSb/TiN の積層構造となる。
【0184】
次に、図41に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行う。その結果、タングステン層303とGaSb層304aとが化学反応を起こし、合金層としてのGaWSb層306となる。ここで、熱処理は、GaWSb層306がゲート絶縁層302まで達するような条件で行われる。
【0185】
尚、熱処理時、窒化チタン層305は、化合物半導体であるGaSb層304aの凝集を防止するキャップ層として機能する。また、GaSb層304aは、比較的凝集が発生し難い性質を有しているため、窒化チタン層305を省略することも可能である。
【0186】
次に、図42に示すように、例えば、CVD法により、窒化チタン層305上にポリシリコン層307を厚さ約90nmで形成する。続いて、PMOSエリアにおいては、ポリシリコン層307内にp型不純物(例えば、B)をイオン注入し、NMOSエリアにおいては、ポリシリコン層307内にn型不純物(例えば、P)をイオン注入する。
【0187】
この後、例えば、CVD法により、ポリシリコン層307上に窒化シリコン層317を形成する。そして、PEP及びRIEにより、窒化シリコン層317をパターニングし、さらに、この窒化シリコン層317をマスクにして、RIEにより、ポリシリコン層307、窒化チタン層305、GaWSb層306、タングステン層303及びゲート絶縁層302を順次エッチングする。
【0188】
結果として、PMOSエリア内には、W/TiN/poly-Siの積層からなるpチャネルMOSトランジスタのメタルゲート電極が形成され、NMOSエリア内には、GaWSb/TiN/poly-Siの積層からなるnチャネルMOSトランジスタのメタルゲート電極が形成される。
【0189】
この後、メタルゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層308aを形成する。
【0190】
次に、図43に示すように、例えば、CVD法により、窒化シリコン層309及び酸化シリコン層310を形成する。また、RIEにより、窒化シリコン層309及び酸化シリコン層310をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【0191】
この後、メタルゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層308bを形成する。
【0192】
また、例えば、スパッタ法により、ソース・ドレイン拡散層308b上及びポリシリコン層307上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層308b内及びポリシリコン層307内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0193】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層311,312を形成する。
【0194】
次に、図44に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層315を形成する。また、例えば、CMP法により、酸化シリコン層315の表面を平坦化する。
【0195】
そして、酸化シリコン層315にソース・ドレイン拡散層308bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン313a及びコンタクトプラグとしてのタングステン313bを形成する。
【0196】
また、酸化シリコン層315上に、窒化チタン層314a,314c及びアルミ層314bからなる電極を形成し、酸化シリコン層315上に、これら電極を覆う酸化シリコン層316を形成する。
【0197】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、W/TiN/poly-Si/Ni-silicideの積層から構成され、ゲート絶縁層302の直上には、仕事関数が4.9eVのWが配置される。
【0198】
また、nチャネルMOSトランジスタのゲート電極は、GaWSb/TiN/poly-Si /Ni-silicide の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層202の直上のGaWSbの仕事関数に依存し、その値は、4.1eVとなり、仕事関数変調が適切に行われる。
【0199】
尚、ゲート絶縁層302としては、第3実施の形態と同様に、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層302として使用する。
【0200】
C. まとめ
第4実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の合金層をゲート絶縁層の直上に形成し、仕事関数変調を確実に行うことができる。
【0201】
(5) 第5実施の形態
第5実施の形態は、第1乃至第3基本構成の応用例に関し、仕事関数変調に寄与する元素をイオン注入によりゲート電極内に注入し、熱処理によりその元素をゲート絶縁層の直上に析出させる例である。
【0202】
A. デバイス構造
図45は、第5実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図46は、図45のXLVI−XLVI線に沿う断面図、図47は、図45のXLVII−XLVII線に沿う断面図である。
【0203】
半導体基板400内には、STI構造の素子分離層401が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0204】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層408bと、ソース・ドレイン拡散層408b間のチャネル上のゲート絶縁層402と、ゲート絶縁層402上のゲート電極とから構成される。
【0205】
ゲート電極は、ゲート絶縁層402上の窒化タングステン(WN)層403と、窒化タングステン層403上のポリシリコン層405と、ポリシリコン層405上のニッケルシリサイド層412とから構成される。ポリシリコン層405は、p型不純物(例えば、B, BF2など)を含む導電体である。
【0206】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層417、酸化シリコン層409及び窒化シリコン層410が配置される。さらに、窒化シリコン層410を覆うように、窒化シリコン層418が配置される。
【0207】
ソース・ドレイン拡散層408bの表面領域には、ニッケルシリサイド層411が配置される。
【0208】
窒化タンタル(TaN)層414a及び銅(Cu)層414bからなる電極は、バリアメタルとしてのチタン/窒化チタン413a及びコンタクトプラグとしてのタングステン413bを経由して、ニッケルシリサイド層411,412に接続される。
【0209】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層408bと、ソース・ドレイン拡散層408b間のチャネル上のゲート絶縁層402と、ゲート絶縁層402上のゲート電極とから構成される。
【0210】
ゲート電極は、ゲート絶縁層402上のインジウム(In)析出層404bと、インジウム析出層404b上の窒化タングステン(WN)層403と、窒化タングステン層403上のポリシリコン層405と、ポリシリコン層405上のニッケルシリサイド層412とから構成される。ポリシリコン層405は、n型不純物(例えば、P, Asなど)を含む導電体である。
【0211】
ここで、窒化タングステン層403、ポリシリコン層405及びニッケルシリサイド層412は、pチャネルMOSトランジスタのゲート電極を構成する窒化タングステン層403、ポリシリコン層405及びニッケルシリサイド層412と同じである。
【0212】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層417、酸化シリコン層409及び窒化シリコン層410が配置される。さらに、窒化シリコン層410を覆うように、窒化シリコン層418が配置される。
【0213】
ソース・ドレイン拡散層408bの表面領域には、ニッケルシリサイド層411が配置される。
【0214】
窒化タンタル(TaN)層414a及び銅(Cu)層414bからなる電極は、バリアメタルとしてのチタン/窒化チタン413a及びコンタクトプラグとしてのタングステン413bを経由して、ニッケルシリサイド層411,412に接続される。
【0215】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、それぞれ、層間絶縁層としての酸化シリコン層415a,415b,416により覆われる。
【0216】
B. 製造方法
第5実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0217】
まず、図48に示すように、半導体基板400内にSTI構造の素子分離層401を形成し、素子分離層401により分離された素子領域上に、熱酸化法によりゲート絶縁層402を形成する。
【0218】
そして、例えば、有機ソースを用いたCVD法により、ゲート絶縁層402上に、仕事関数が4.9eVの窒化タングステン層403を厚さ約20nmで形成する。続けて、例えば、CVD法により、窒化タングステン層403上に、ポリシリコン層405を厚さ約100nmで形成する。
【0219】
この後、例えば、加速エネルギー約40keV、ドーズ量約5×1015cm−2となる条件で、インジウム(In)414aを、NMOSエリアのポリシリコン層405内にイオン注入する。
【0220】
次に、図49に示すように、PEP及びRIEにより、ポリシリコン層405、窒化タングステン層403及びゲート絶縁層402を順次エッチングし、PMOSエリア内には、例えば、ゲート幅(チャネル長)30nmのpチャネルMOSトランジスタのゲート電極を形成し、NMOSエリア内には、例えば、ゲート幅30nmのnチャネルMOSトランジスタのゲート電極を形成する。
【0221】
この後、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタのゲート電極を覆う窒化シリコン層417を厚さ約8nmで形成し、かつ、エッチバックを行うことにより、この窒化シリコン層417をゲート電極の側壁部に残存させる。
【0222】
また、ゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約800℃、約5秒の熱処理を行うことで、エクステンション拡散層408aを形成する。
【0223】
次に、図50に示すように、例えば、CVD法により、酸化シリコン層409及び窒化シリコン層410を形成し、かつ、エッチバックを行うことにより、これら酸化シリコン層409及び窒化シリコン層410をサイドウォールとしてゲート電極の側壁部に残存させる。
【0224】
また、ゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約1000℃、約1秒の熱処理を行うことで、ソース・ドレイン拡散層408bを形成する。
【0225】
この後、例えば、スパッタ法により、ソース・ドレイン拡散層408b上及びポリシリコン層405上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層208b内及びポリシリコン層405内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0226】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層411,412を形成する。
【0227】
次に、図51に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う窒化シリコン層418を厚さ約30nmで形成する。続けて、例えば、CVD法により、窒化シリコン層418上に、層間絶縁層としての酸化シリコン層415aを厚さ約250nmで形成する。
【0228】
そして、例えば、CMP法により、窒化シリコン層418及び酸化シリコン層415aを、ゲート電極の上面が露出するまで研磨し、平坦化する。この時、ゲート電極の最上層であるニッケルシリサイド層412が研磨され、その一部又は全部が除去される場合がある。
【0229】
このような場合には、例えば、スパッタ法により、平坦化された窒化シリコン層418上及び酸化シリコン層415a上に、再び、ニッケル(Ni)層419を厚さ約10nmで形成する。また、約350℃、約30秒の熱処理を行うことで、ポリシリコン層405内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0230】
そして、図52に示すように、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去した後、約500℃、約30秒の熱処理を行うことで、ニッケルシリサイド層412を再び形成する。
【0231】
ところで、ポリシリコン層405内にインジウムをイオン注入してから現段階まで、上述したように、複数の熱処理ステップが実行される。これらの熱処理により、インジウムは、窒化タングステン層403の結晶粒界を経由して、ゲート絶縁層402と窒化タングステン層403との界面に析出し、インジウム析出層404bとなる。
【0232】
このインジウム析出層404bにより、nチャネルMOSトランジスタのゲート電極の仕事関数は、4.1eVになる。
【0233】
尚、図51のニッケル層419は、熱処理時にポリシリコン層405内のインジウムが外方向に拡散するのを防ぐ役割も果たす。
【0234】
次に、図53に示すように、例えば、CVD法により、酸化シリコン層415a上に酸化シリコン層415bを形成する。また、例えば、CMP法により、酸化シリコン層415bの表面を平坦化する。
【0235】
そして、酸化シリコン層415a,415b及び窒化シリコン層418に、ソース・ドレイン拡散層408bに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン413a及びコンタクトプラグとしてのタングステン413bを形成する。
【0236】
また、例えば、CVD法により、酸化シリコン層415b上に酸化シリコン層416を形成する。また、例えば、CMP法により、酸化シリコン層416の表面を平坦化する。
【0237】
そして、酸化シリコン層416にコンタクトプラグとしてのタングステン413bに達する配線溝を形成した後、この配線溝内に、窒化タンタル層414a及び銅層414bからなる電極を埋め込む。
【0238】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極の仕事関数は、WNにより決定され、その値は、4.9eVとなる。これに対し、nチャネルMOSトランジスタのゲート電極の仕事関数は、Inにより決定され、その値は、3.9eVとなる。
【0239】
尚、pチャネルMOSトランジスタのゲート電極については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも1つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択できる。
【0240】
仕事関数変調に使用する材料、ここでは、ポリシリコン層405内にイオン注入する元素については、In, Ga, Tl, Sb, Bi などから選択できる。
【0241】
ゲート絶縁層202としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。
【0242】
例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層202として使用できる。
【0243】
第5実施の形態では、ポリシリコン層405内に注入した元素をゲート絶縁層402の直上に析出させたが、上述の第2及び第4実施の形態のように、ポリシリコン層405内に注入した元素を用いて合金層を形成し、この合金層により仕事関数変調を行うようにしてもよい。
【0244】
また、仕事関数変調に使用する元素は、イオン注入によりポリシリコン層内に注入したが、これ以外の方法により注入してもよい。仕事関数変調に使用する元素が注入される層は、ポリシリコン層に限られないが、半導体層であることが好ましい。
【0245】
C. まとめ
第5実施の形態によれば、デュアルメタルゲート電極の製造方法において、イオン注入と熱処理により、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行うことができる。
【0246】
(6) 第6実施の形態
第6実施の形態は、第1実施の形態の応用例に関し、本発明の例に関わるデュアルメタルゲート電極の製造方法を、ダマシンゲート構造を有するCMOS回路に適用した場合の例である。
【0247】
A. デバイス構造
図54は、第6実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図55は、図54のLV−LV線に沿う断面図、図56は、図54のLVI−LVI線に沿う断面図である。
【0248】
半導体基板500内には、STI構造の素子分離層501が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0249】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層505bと、ソース・ドレイン拡散層505b間のチャネル上のゲート絶縁層510と、ゲート絶縁層510上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層510上のモリブデン(Mo)層511から構成される。
【0250】
モリブデン層511の側壁部には、サイドウォールとしての酸化シリコン層506及び窒化シリコン層507が配置される。
【0251】
ソース・ドレイン拡散層505bの表面領域には、ニッケルシリサイド層508が配置される。
【0252】
窒化チタン層517a,517c及びアルミ層517bからなる電極は、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを経由して、ニッケルシリサイド層508及びゲート電極としてのモリブデン層511に接続される。
【0253】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層505bと、ソース・ドレイン拡散層505b間のチャネル上のゲート絶縁層510と、ゲート絶縁層510上のゲート電極とから構成される。
【0254】
ゲート電極は、ゲート絶縁層510上のガリウム(Ga)析出層512bと、ガリウム析出層512b上のモリブデン層511とから構成される。ここで、モリブデン層511は、pチャネルMOSトランジスタのゲート電極を構成するモリブデン層511と同じである。
【0255】
モリブデン層511の側壁部には、サイドウォールとしての酸化シリコン層506及び窒化シリコン層507が配置される。
【0256】
ソース・ドレイン拡散層505bの表面領域には、ニッケルシリサイド層508が配置される。
【0257】
窒化チタン層517a,517c及びアルミ層517bからなる電極は、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを経由して、ニッケルシリサイド層508及びゲート電極としてのモリブデン層511に接続される。
【0258】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層509,515,518により覆われる。
【0259】
B. 製造方法
第6実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0260】
まず、図57に示すように、半導体基板500内にSTI構造の素子分離層501を形成し、素子分離層501により分離された素子領域上に、熱酸化法により酸化シリコン層502を形成する。
【0261】
そして、例えば、CVD法により、酸化シリコン層502上に、ポリシリコン層503を厚さ約100nmで形成し、続けて、ポリシリコン層503上に窒化シリコン層504を厚さ約50nmで形成する。
【0262】
次に、図58に示すように、PEP及びRIEにより、窒化シリコン層504及びポリシリコン層503をパターニングしてダミーゲート電極を形成する。
【0263】
また、ダミーゲート電極をマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約800℃、約5秒の熱処理を行うことで、エクステンション拡散層505aを形成する。
【0264】
次に、図59に示すように、例えば、CVD法により、酸化シリコン層506及び窒化シリコン層507を形成する。また、RIEにより、酸化シリコン層506及び窒化シリコン層507をエッチングし、これらをサイドウォールとしてダミーゲート電極の側壁部に残す。
【0265】
この後、ダミーゲート電極とサイドウォールとをマスクにして、PMOSエリア内に、p型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、NMOSエリア内に、n型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層505bを形成する。
【0266】
また、例えば、スパッタ法により、ソース・ドレイン拡散層505b上に、ニッケル(Ni)層を厚さ約10nmで形成する。そして、約350℃、約30秒の熱処理を行うことで、ソース・ドレイン拡散層505b内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【0267】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約500℃、約30秒の熱処理を再び行うことで、ニッケルシリサイド層508を形成する。
【0268】
次に、図60に示すように、例えば、CVD法により、ダミーゲート電極を覆う酸化シリコン層509を形成する。また、例えば、CMP法により、酸化シリコン層509を、ダミーゲート電極の上面が露出するまで研磨し、その表面を平坦化する。
【0269】
そして、ダミーゲート電極及びその直下の酸化シリコン層502を選択的に除去し、溝を形成する。
【0270】
この後、NMOSエリアにおいては、例えば、In+イオンをその溝内の半導体基板500の表面領域にイオン注入し、約1000℃の短時間熱処理(rapid thermal anneal)を行い、チャネル濃度を制御することで、トランジスタの閾値電圧を調整する。
【0271】
また、例えば、プラズマ酸窒化法により、ダミーゲート電極が取り除かれた溝内に極薄のゲート絶縁層510を形成する。
【0272】
次に、図61に示すように、例えば、有機ソースを用いたCVD法により、仕事関数が4.9eVのモリブデン(Mo)層511を厚さ約150nmで形成し、さらに、CMP法により、モリブデン層511を研磨して、これをゲート絶縁層510上の溝内に満たす。
【0273】
その結果、PMOSエリア及びNMOSエリア共に、モリブデン層511からなるゲート電極が形成される。
【0274】
次に、図62に示すように、例えば、スパッタ法により、酸化シリコン層509上に、仕事関数変調のための化合物層として、GaP層512aを厚さ約20nmで形成する。
【0275】
そして、例えば、PEP及びRIEにより、PMOSエリア内のGaP層512aを選択的に除去し、NMOSエリア内のnチャネルMOSトランジスタのゲート電極上にGaP層512aを残す。
【0276】
また、例えば、スパッタ法により、酸化シリコン層509上及びGaP層512a上に、メタルの凝集を防ぐキャップ層としての窒化チタン(TiN)層513を厚さ約20nmで形成する。
【0277】
この時点で、NMOSエリアは、Moからなるゲート電極上に、GaP/TiN の積層が配置された構造となる。
【0278】
次に、図63に示すように、例えば、窒素雰囲気中で、約500℃、約30秒の熱処理を行うと、GaP層512aは、窒化チタン層513に覆われているために凝集することなく、また、GaP層512a内のGaは、モリブデン層511の結晶粒界を経由して拡散し、ゲート絶縁層510とモリブデン層511との界面に析出し、ガリウム析出層412bとなる。
【0279】
この後、GaP層512a及び窒化チタン層513を除去する。
【0280】
次に、図64に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層515を形成する。また、例えば、CMP法により、酸化シリコン層515の表面を平坦化する。
【0281】
そして、酸化シリコン層509,515にソース・ドレイン拡散層505に達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを形成する。
【0282】
また、酸化シリコン層515上に、窒化チタン層517a,517c及びアルミ層517bからなる電極を形成し、酸化シリコン層515上に、これら電極を覆う酸化シリコン層518を形成する。
【0283】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、仕事関数が4.9eVのMoから構成される。
【0284】
また、nチャネルMOSトランジスタのゲート電極は、Ga/Mo の積層構造から構成される。ここで、nチャネルMOSトランジスタの閾値は、ゲート絶縁層510の直上に析出されるGaの仕事関数に依存し、その値は、3.9eVとなり、仕事関数変調が適切に行われる。
【0285】
尚、ゲート絶縁層510としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層510として使用する。
【0286】
C. まとめ
第6実施の形態によれば、ダマシンゲート構造のデュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【0287】
(7) 第7実施の形態
第7実施の形態は、第2実施の形態の応用例に関し、本発明の例に関わるデュアルメタルゲート電極の製造方法を、ダマシンゲート構造を有するCMOS回路に適用した場合の例である。
【0288】
A. デバイス構造
図65は、第7実施の形態に関わる製造方法により形成されるCMOS回路の平面図である。図66は、図65のLXVI−LXVI線に沿う断面図、図67は、図65のLXVII−LXVII線に沿う断面図である。
【0289】
半導体基板500内には、STI構造の素子分離層501が配置される。これにより、pチャネルMOSトランジスタが形成されるPMOSエリアとnチャネルMOSトランジスタが形成されるNMOSエリアとが形成される。
【0290】
pチャネルMOSトランジスタは、ソース・ドレイン拡散層505bと、ソース・ドレイン拡散層505b間のチャネル上のゲート絶縁層510と、ゲート絶縁層510上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層510上のモリブデン(Mo)層511から構成される。
【0291】
モリブデン層511の側壁部には、サイドウォールとしての酸化シリコン層506及び窒化シリコン層507が配置される。
【0292】
ソース・ドレイン拡散層505bの表面領域には、ニッケルシリサイド層508が配置される。
【0293】
窒化チタン層517a,517c及びアルミ層517bからなる電極は、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを経由して、ニッケルシリサイド層508及びゲート電極としてのモリブデン層511に接続される。
【0294】
nチャネルMOSトランジスタは、ソース・ドレイン拡散層505bと、ソース・ドレイン拡散層505b間のチャネル上のゲート絶縁層510と、ゲート絶縁層510上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層510上のGaMoP層514から構成される。
【0295】
GaMoP層514の側壁部には、サイドウォールとしての酸化シリコン層506及び窒化シリコン層507が配置される。
【0296】
ソース・ドレイン拡散層505bの表面領域には、ニッケルシリサイド層508が配置される。
【0297】
窒化チタン層517a,517c及びアルミ層517bからなる電極は、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを経由して、ニッケルシリサイド層508及びゲート電極としてのモリブデン層511に接続される。
【0298】
pチャネルMOSトランジスタ及びnチャネルMOSトランジスタは、共に、層間絶縁層としての酸化シリコン層509,515,518により覆われる。
【0299】
B. 製造方法
第7実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【0300】
まず、図68に示すように、仕事関数が4.9eVのモリブデン(Mo)層511からなるゲート電極を形成するまでを、上述の第6実施の形態と同様のプロセスにより実行する。
【0301】
この後、例えば、スパッタ法により、酸化シリコン層509上に、仕事関数変調のための化合物層として、GaP層512aを厚さ約20nmで形成する。
【0302】
そして、例えば、PEP及びRIEにより、PMOSエリア内のGaP層512aを選択的に除去し、NMOSエリア内のnチャネルMOSトランジスタのゲート電極上にGaP層512aを残す。
【0303】
また、例えば、スパッタ法により、酸化シリコン層509上及びGaP層512a上に、メタルの凝集を防ぐキャップ層としての窒化チタン(TiN)層513を厚さ約20nmで形成する。
【0304】
この時点で、NMOSエリアは、Moからなるゲート電極上に、GaP/TiN の積層が配置された構造となる。
【0305】
次に、図69に示すように、例えば、窒素雰囲気中で、約400℃、約1時間の熱処理を行うと、GaP層512aは、窒化チタン層513に覆われているために凝集することなく、また、モリブデン層511は、GaP層512aと化学反応を起こし、GaMoP層514となる。
【0306】
この後、GaP層512a及び窒化チタン層513を除去する。
【0307】
次に、図70に示すように、例えば、CVD法により、pチャネルMOSトランジスタ及びnチャネルMOSトランジスタを覆う酸化シリコン層515を形成する。また、例えば、CMP法により、酸化シリコン層515の表面を平坦化する。
【0308】
そして、酸化シリコン層509,515にソース・ドレイン拡散層505に達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン/窒化チタン516a及びコンタクトプラグとしてのタングステン516bを形成する。
【0309】
また、酸化シリコン層515上に、窒化チタン層517a,517c及びアルミ層517bからなる電極を形成し、酸化シリコン層515上に、これら電極を覆う酸化シリコン層518を形成する。
【0310】
このような製造方法により形成されたpチャネルMOSトランジスタのゲート電極は、仕事関数が4.9eVのMoから構成される。また、nチャネルMOSトランジスタのゲート電極は、仕事関数が4.2eVのGaMoPから構成される。このように、nチャネルMOSトランジスタのゲート電極の仕事関数変調が適切に行われる。
【0311】
尚、ゲート絶縁層510としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層510として使用する。
【0312】
C. まとめ
第7実施の形態によれば、ダマシンゲート構造のデュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、ゲート電極を合金層に変換し、仕事関数変調を確実に行うことができる。
【0313】
5. 適用例
本発明の例は、例えば、図71及び図72に示すようなCMOSインバータ回路に適用できる。
【0314】
図71の例では、pチャネルMOSトランジスタPMOSとnチャネルMOSトランジスタNMOSとがチャネル長方向に並んで配置され、ゲート電極Gp,Gnは、それぞれ独立している。
【0315】
これに対し、図72の例では、pチャネルMOSトランジスタPMOSとnチャネルMOSトランジスタNMOSとがチャネル幅方向に並んで配置され、ゲート電極Gp,Gnは、一体化している。
【0316】
いずれの場合においても、本発明の例に関わるメタルゲート電極の製造方法を利用してトランジスタを形成することができる。
【0317】
4. その他
本発明の例によれば、メタルゲート電極の製造方法において、メタルの凝集を防止し、仕事関数変調を確実に行うことができる。
【0318】
尚、上述の実施の形態では、MOSトランジスタを例にとって説明しているが、ゲート絶縁層の材料が特に限定されない旨を述べたように、本発明の例は、MISトランジスタ全般に適用できる。
【0319】
また、本発明の例は、MIS(metal-insulator-semiconductor)構造を有する半導体装置、例えば、MISキャパシタに応用することもできる。
【0320】
素子分離層の構造は、STIに限られず、例えば、LOCOS法により形成されるフィールド絶縁層であってもよい。
【0321】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0322】
【図1】参考例としての製造方法の一工程を示す断面図。
【図2】参考例としての製造方法の一工程を示す断面図。
【図3】参考例としての製造方法の一工程を示す断面図。
【図4】第1基本構成としての製造方法の一工程を示す断面図。
【図5】第1基本構成としての製造方法の一工程を示す断面図。
【図6】第1基本構成としての製造方法の一工程を示す断面図。
【図7】第2基本構成としての製造方法の一工程を示す断面図。
【図8】第2基本構成としての製造方法の一工程を示す断面図。
【図9】第3基本構成としての製造方法の一工程を示す断面図。
【図10】第3基本構成としての製造方法の一工程を示す断面図。
【図11】第3基本構成としての製造方法の一工程を示す断面図。
【図12】ゲート電圧Vgとゲート容量Cgとの関係を示す図。
【図13】第1実施の形態としてのデバイス構造を示す平面図。
【図14】図13のXIV−XIV線に沿う断面図。
【図15】図13のXV−XV線に沿う断面図。
【図16】第1実施の形態としての製造方法の一工程を示す断面図。
【図17】第1実施の形態としての製造方法の一工程を示す断面図。
【図18】第1実施の形態としての製造方法の一工程を示す断面図。
【図19】第1実施の形態としての製造方法の一工程を示す断面図。
【図20】第1実施の形態としての製造方法の一工程を示す断面図。
【図21】第2実施の形態としてのデバイス構造を示す平面図。
【図22】図21のXXII−XXII線に沿う断面図。
【図23】図21のXXIII−XXIII線に沿う断面図。
【図24】第2実施の形態としての製造方法の一工程を示す断面図。
【図25】第2実施の形態としての製造方法の一工程を示す断面図。
【図26】第2実施の形態としての製造方法の一工程を示す断面図。
【図27】第2実施の形態としての製造方法の一工程を示す断面図。
【図28】第2実施の形態としての製造方法の一工程を示す断面図。
【図29】第3実施の形態としてのデバイス構造を示す平面図。
【図30】図29のXXX−XXX線に沿う断面図。
【図31】図29のXXXI−XXXI線に沿う断面図。
【図32】第3実施の形態としての製造方法の一工程を示す断面図。
【図33】第3実施の形態としての製造方法の一工程を示す断面図。
【図34】第3実施の形態としての製造方法の一工程を示す断面図。
【図35】第3実施の形態としての製造方法の一工程を示す断面図。
【図36】第3実施の形態としての製造方法の一工程を示す断面図。
【図37】第4実施の形態としてのデバイス構造を示す平面図。
【図38】図37のXXXVIII−XXXVIII線に沿う断面図。
【図39】図37のXXXIX−XXXIX線に沿う断面図。
【図40】第4実施の形態としての製造方法の一工程を示す断面図。
【図41】第4実施の形態としての製造方法の一工程を示す断面図。
【図42】第4実施の形態としての製造方法の一工程を示す断面図。
【図43】第4実施の形態としての製造方法の一工程を示す断面図。
【図44】第4実施の形態としての製造方法の一工程を示す断面図。
【図45】第5実施の形態としてのデバイス構造を示す平面図。
【図46】図45のXLVI−XLVI線に沿う断面図。
【図47】図45のXLVII−XLVII線に沿う断面図。
【図48】第5実施の形態としての製造方法の一工程を示す断面図。
【図49】第5実施の形態としての製造方法の一工程を示す断面図。
【図50】第5実施の形態としての製造方法の一工程を示す断面図。
【図51】第5実施の形態としての製造方法の一工程を示す断面図。
【図52】第5実施の形態としての製造方法の一工程を示す断面図。
【図53】第5実施の形態としての製造方法の一工程を示す断面図。
【図54】第6実施の形態としてのデバイス構造を示す平面図。
【図55】図54のLV−LV線に沿う断面図。
【図56】図54のLVI−LVI線に沿う断面図。
【図57】第6実施の形態としての製造方法の一工程を示す断面図。
【図58】第6実施の形態としての製造方法の一工程を示す断面図。
【図59】第6実施の形態としての製造方法の一工程を示す断面図。
【図60】第6実施の形態としての製造方法の一工程を示す断面図。
【図61】第6実施の形態としての製造方法の一工程を示す断面図。
【図62】第6実施の形態としての製造方法の一工程を示す断面図。
【図63】第6実施の形態としての製造方法の一工程を示す断面図。
【図64】第6実施の形態としての製造方法の一工程を示す断面図。
【図65】第7実施の形態としてのデバイス構造を示す平面図。
【図66】図65のLXVI−LXVI線に沿う断面図。
【図67】図65のLXVII−LXVII線に沿う断面図。
【図68】第7実施の形態としての製造方法の一工程を示す断面図。
【図69】第7実施の形態としての製造方法の一工程を示す断面図。
【図70】第7実施の形態としての製造方法の一工程を示す断面図。
【図71】適用例としてのCMOSインバータ回路を示す平面図。
【図72】適用例としてのCMOSインバータ回路を示す平面図。
【符号の説明】
【0323】
100,200: 半導体(ex.シリコン)基板、 101,201: 素子分離層(STI)、 102,202: ゲート絶縁層、 103,104: 導電層、 203,205: ルテニウム(Ru)層、 204a: InSb層、 204b: インジウム析出層、 206: InRuSb層、 208a: エクステンション拡散層、 208b: ソース・ドレイン拡散層、 207,209: 窒化シリコン層、 210,212,215: 酸化シリコン層、 211: ニッケルシリサイド層、 213a: チタン/窒化チタン、 213b: タングステン、 214a,214c: 窒化チタン層、 214b: アルミ層。
【特許請求の範囲】
【請求項1】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第1メタル層を形成する工程と、前記第1メタル層上に仕事関数変調に使用する元素を含む第2メタル層を形成する工程と、前記第2メタル層上に前記第2メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記第1メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第1メタル層を形成する工程と、前記第1メタル層上に仕事関数変調に使用する元素を含む第2メタル層を形成する工程と、前記第2メタル層上に前記第2メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記第1メタル層と前記第2メタル層の合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項4】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記メタル層と前記化合物層の合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項6】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記メタル層と反応させて合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第1メタル層を形成する工程と、前記第1メタル層上に仕事関数変調に使用する元素を含む第2メタル層を形成する工程と、前記第2メタル層上に前記第2メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記第1メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第1メタル層を形成する工程と、前記第1メタル層上に仕事関数変調に使用する元素を含む第2メタル層を形成する工程と、前記第2メタル層上に前記第2メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記第1メタル層と前記第2メタル層の合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項4】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記メタル層と前記化合物層の合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項6】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記メタル層と反応させて合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
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【図45】
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【図49】
【図50】
【図51】
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【図53】
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【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図2】
【図3】
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【図5】
【図6】
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【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
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【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【公開番号】特開2007−134456(P2007−134456A)
【公開日】平成19年5月31日(2007.5.31)
【国際特許分類】
【出願番号】特願2005−325024(P2005−325024)
【出願日】平成17年11月9日(2005.11.9)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年5月31日(2007.5.31)
【国際特許分類】
【出願日】平成17年11月9日(2005.11.9)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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